VERILOG hdl

减1计数器一、设计要求用VERILOG hdl语言设计一个计数器。要求计数器具有异步置位/复位功能

减1计数器一、设计要求用VERILOG hdl语言设计一个计数器。要求计数器具有异步置位/复位功能，可以进行自增和自减计数，其计数周期为2^N（N为二进制位数）。二、设计原理输入/输出说明： d：异步置数数据输入； q：当前计数器数据输出； clock：时钟脉冲； count_en：计数器计数使能控制（1：计数/0：停止计数）； updown：计数器进行自加/自减运算控制（1：自加/0：自减）； load_d

标签： Verilog 计数器 HDL 减

上传时间： 2015-03-28

上传用户：zycidjl
我用过的VERILOG hdl写的SDRAM core源程序,经过测试应用

我用过的VERILOG hdl写的SDRAM core源程序,经过测试应用

标签： verilog SDRAM core hdl

上传时间： 2015-03-31

上传用户：15071087253
VERILOG hdl硬件描述语言的教程

VERILOG hdl硬件描述语言的教程

标签： Verilog HDL 硬件描述语言教程

上传时间： 2015-04-04

上传用户：lnnn30
VERILOG hdl. for igginner. tutorial in word file1 KAMPATE

VERILOG hdl. for igginner. tutorial in word file1 KAMPATE

标签： igginner tutorial verilog KAMPATE

上传时间： 2015-04-07

上传用户：chenxichenyue
用VERILOG hdl实现I2C总线功能

用VERILOG hdl实现I2C总线功能，对I2C总线有很大帮助

标签： Verilog HDL I2C 总线

上传时间： 2013-12-28

上传用户：ouyangtongze
用VERILOG hdl实现I2C总线功能

用VERILOG hdl实现I2C总线功能，对I2C总线有很大帮助

标签： Verilog HDL I2C 总线

上传时间： 2013-12-31

上传用户：zhouchang199
此设计采用VERILOG hdl硬件语言设计,在掌宇开发板上实现. 将整个电路分为两个子模块

此设计采用VERILOG hdl硬件语言设计,在掌宇开发板上实现. 将整个电路分为两个子模块，一个提供同步信号（H_SYNC和V_SYNC）及像素位置信息；另一个接收像素位置信息，并输出颜色信号。这样便于进行图形修改，同时也容易实现

标签： Verilog HDL 硬件语言设计开发板

上传时间： 2015-04-11

上传用户：myworkpost
采用VERILOG hdl设计,在掌宇智能开发板上得到实现根据抢答器的原理

采用VERILOG hdl设计,在掌宇智能开发板上得到实现根据抢答器的原理，整个电路可划分为三部分：采样电路、门控电路和译码电路

标签： Verilog HDL 开发板抢答器

上传时间： 2013-12-21

上传用户：zgu489
采用VERILOG hdl设计

采用VERILOG hdl设计，在Altera EP1S10S780C6开发板上实现选取6MHz为基准频率，演奏的是梁祝乐曲

标签： Verilog HDL

上传时间： 2015-04-11

上传用户：chongcongying
初学VERILOG hdl时找的好资料大家共享

初学VERILOG hdl时找的好资料大家共享

标签： verilog HDL 家

上传时间： 2015-04-19

上传用户：wfeel

VERILOG hdl

减1计数器一、设计要求用VERILOG hdl语言设计一个计数器。要求计数器具有异步置位/复位功能

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VERILOG hdl硬件描述语言的教程

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用VERILOG hdl实现I2C总线功能

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此设计采用VERILOG hdl硬件语言设计,在掌宇开发板上实现. 将整个电路分为两个子模块

采用VERILOG hdl设计,在掌宇智能开发板上得到实现根据抢答器的原理

采用VERILOG hdl设计

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