MSP430f249单片机文档资料+软件DEMO程序50例程合集:MSP430f249 用户手册.pdfmsp430x24x_1msp430x24x_1_vlomsp430x24x_adc12_01msp430x24x_adc12_02msp430x24x_adc12_03msp430x24x_clksmsp430x24x_compA_01msp430x24x_compA_02msp430x24x_compA_04msp430x24x_compA_05msp430x24x_dco_flashcalmsp430x24x_flashwrite_01msp430x24x_flashwrite_02msp430x24x_flashwrite_03msp430x24x_fll_01msp430x24x_fll_02msp430x24x_hfxt2msp430x24x_hfxt2_nmimsp430x24x_lpm3msp430x24x_lpm3_vlomsp430x24x_MPY_01msp430x24x_MPY_02msp430x24x_nmimsp430x24x_OF_LFXT1msp430x24x_OF_XT2msp430x24x_P1_01msp430x24x_P1_02msp430x24x_P1_05msp430x24x_roscmsp430x24x_svs_01msp430x24x_ta_01msp430x24x_ta_02msp430x24x_tb_10msp430x24x_uscia0_irda_01msp430x24x_uscia0_irda_02msp430x24x_uscia0_irda_03msp430x24x_uscia0_spi_01msp430x24x_uscia0_uart_01_115kmsp430x24x_uscia0_uart_01_115k_lpmmsp430x24x_uscia0_uart_01_19200msp430x24x_uscia0_uart_01_9600msp430x24x_uscia0_uart_04_9600msp430x24x_uscia0_uart_05_9600msp430x24x_uscia0_uart_06_9600msp430x24x_uscia0_uart_07_9600msp430x24x_uscia0_uart_08_9600msp430x24x_uscia1_irda_01msp430x24x_uscia1_spi_09msp430x24x_uscia1_spi_10msp430x24x_uscia1_uart_05_9600msp430x24x_uscib0_i2c_01msp430x24x_uscib0_i2c_02msp430x24x_uscib0_i2c_04msp430x24x_uscib0_i2c_05msp430x24x_uscib0_i2c_06msp430x24x_uscib0_i2c_07msp430x24x_uscib0_i2c_08msp430x24x_uscib0_i2c_09msp430x24x_uscib0_i2c_10msp430x24x_uscib0_i2c_11msp430x24x_uscib0_i2c_15msp430x24x_uscib0_spi_01msp430x24x_uscib0_spi_02msp430x24x_uscib0_spi_09msp430x24x_uscib0_spi_10msp430x24x_uscib1_i2c_06msp430x24x_uscib1_i2c_07msp430x24x_uscib1_spi_09msp430x24x_uscib1_spi_10msp430x24x_wdt_01msp430x24x_wdt_02msp430x24x_wdt_04msp430x24x_wdt_05msp430x24x_wdt_06MSP430x2xx Family User's Guide.pdf
标签： msp430f249 单片机
上传时间： 2021-11-03
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IIC接口E2PROM(AT24C64) 读写VERILOG 驱动源码+仿真激励文件:module i2c_dri #( parameter SLAVE_ADDR = 7'b1010000 , //EEPROM从机地址 parameter CLK_FREQ = 26'd50_000_000, //模块输入的时钟频率 parameter I2C_FREQ = 18'd250_000 //IIC_SCL的时钟频率 ) ( input clk , input rst_n , //i2c interface input i2c_exec , //I2C触发执行信号 input bit_ctrl , //字地址位控制(16b/8b) input i2c_rh_wl , //I2C读写控制信号 input [15:0] i2c_addr , //I2C器件内地址 input [ 7:0] i2c_data_w , //I2C要写的数据 output reg [ 7:0] i2c_data_r , //I2C读出的数据 output reg i2c_done , //I2C一次操作完成 output reg i2c_ack , //I2C应答标志 0:应答 1:未应答 output reg scl , //I2C的SCL时钟信号 inout sda , //I2C的SDA信号 //user interface output reg dri_clk //驱动I2C操作的驱动时钟 );//localparam definelocalparam st_idle = 8'b0000_0001; //空闲状态localparam st_sladdr = 8'b0000_0010; //发送器件地址(slave address)localparam st_addr16 = 8'b0000_0100; //发送16位字地址localparam st_addr8 = 8'b0000_1000; //发送8位字地址localparam st_data_wr = 8'b0001_0000; //写数据(8 bit)localparam st_addr_rd = 8'b0010_0000; //发送器件地址读localparam st_data_rd = 8'b0100_0000; //读数据(8 bit)localparam st_stop = 8'b1000_0000; //结束I2C操作//reg definereg sda_dir ; //I2C数据(SDA)方向控制reg sda_out ; //SDA输出信号reg st_done ; //状态结束reg wr_flag ; //写标志reg [ 6:0] cnt ; //计数reg [ 7:0] cur_state ; //状态机当前状态reg [ 7:0] next_state; //状态机下一状态reg [15:0] addr_t ; //地址reg [ 7:0] data_r ; //读取的数据reg [ 7:0] data_wr_t ; //I2C需写的数据的临时寄存reg [ 9:0] clk_cnt ; //分频时
标签： iic 接口 e2prom at24c64 verilog 驱动 仿真
上传时间： 2021-11-05
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全志A33芯片资料A33核心板技术手册硬件参考设计A33开发板CADENCE原理图PADS PCB图文件：A33 brief 20140522.pdfA33 Datasheet release1.0.pdfA33 user manual release 1.0.pdfA33-Core3引脚定义表.pdfA33-Core3核心板外围电路设计参考.pdfA33-Core3核心板硬件手册.pdfA33_Vstar3使用手册VerC.pdf尺寸图底板PCB图开发底板原理图PCB网卡电路参考设计说明.txtA33-Core3引脚图.pdfA33-Vstar-LCD07-10.pdfRER-A33-DVK3-padslogic95.schRER-A33-DVK3-SCH.DSNRER-A33-DVK3-SCH.pdf第二版改MIPI座子
上传时间： 2021-11-08
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SH367309是5-16串锂电池BMS用数字前端芯片，适用于总电压不超过70V的锂电池Pack。 SH367309工作在保护模式下，可独立保护锂电池Pack。提供过充电保护、过放电保护、温度保护、充放电过流保护、短路保护、二次过充电保护等。集成平衡开关提高电芯一致性。 SH367309工作在采集模式下，可配合MCU管理锂电池Pack，同时使能所有保护功能。 SH367309内置VADC，用于采集电芯电压、温度以及电流；内置CADC采集电流，用于统计Pack剩余容量；内置EEPROM，用于保存保护阈值及延时等可调参数；内置TWI通讯接口，用于操作相关寄存器及EEPROM。产品特性介绍■ 硬件保护功能 - 过充电保护功能 - 过放电保护功能 - 充放电高温保护功能 - 充放电低温保护功能 - 充放电过流保护功能 - 短路保护功能 - 二次过充电保护功能 - 断线保护功能■ 内置平衡开关■ 禁止低压电芯充电功能■ 小电流检测功能■ 支持乱序上下电■ 内置看门狗模块■ 模式设计 - 采集模式（SH367309配合MCU应用） - 保护模式（SH367309独立应用） - 仓运模式 - 烧写模式■ 13-bit VADC用于采集电压/温度/电流 - 转换频率：10Hz - 16路电压采集通道 - 1路电流采集通道 - 3路温度采集通道■ 16-bit Ʃ-∆CADC用于采集电流 - 转换频率：4Hz■ 内置EEPROM - 编程/擦除次数：≤ 100次■ 稳压电源 - 3.3V（25mA@MAX）■ MOSFET驱动：电池组负端NMOS驱动■ CTL管脚：优先控制充放电MOSFET关闭■ TWI通讯接口：支持CRC8校验■ 低功耗设计： - IDLE状态 - SLEEP状态 - Powerdown状态■ 封装 - TQFP48L
标签： sh367309
上传时间： 2021-11-22
上传用户：jason_vip1
基于FPGA设计的sdram读写测试实验Verilog逻辑源码Quartus工程文件+文档说明，DRAM选用海力士公司的 HY57V2562 型号,容量为的 256Mbit,采用了 54 引脚的TSOP 封装, 数据宽度都为 16 位, 工作电压为 3.3V,并丏采用同步接口方式所有的信号都是时钟信号。FPGA型号Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。timescale 1ps/1psmodule top(input clk,input rst_n,output[1:0] led,output sdram_clk, //sdram clockoutput sdram_cke, //sdram clock enableoutput sdram_cs_n, //sdram chip selectoutput sdram_we_n, //sdram write enableoutput sdram_cas_n, //sdram column address strobeoutput sdram_ras_n, //sdram row address strobeoutput[1:0] sdram_dqm, //sdram data enable output[1:0] sdram_ba, //sdram bank addressoutput[12:0] sdram_addr, //sdram addressinout[15:0] sdram_dq //sdram data);parameter MEM_DATA_BITS = 16 ; //external memory user interface data widthparameter ADDR_BITS = 24 ; //external memory user interface address widthparameter BUSRT_BITS = 10 ; //external memory user interface burst widthparameter BURST_SIZE = 128 ; //burst sizewire wr_burst_data_req; // from external memory controller,write data request ,before data 1 clockwire wr_burst_finish; // from external memory controller,burst write finish
标签： fpga sdram verilog quartus
上传时间： 2021-12-18
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Xilinx FPGA Virtex-7 全系列（AD集成封装库），IntLib后缀文件，PCB封装带3D视图，拆分后文件为PcbLib+SchLib格式，Altium Designer原理图库+PCB封装库，集成封装型号列表：Library Component Count : 157Name Description----------------------------------------------------------------------------------------------------XC7V2000T-1FHG1761C Virtex-7 FPGA, 1200 User I/Os, 36 GTX, 1760-Ball BGA, Speed Grade 1, Commerical Grade, Pb-FreeXC7V2000T-1FHG1761I Virtex-7 FPGA, 1200 User I/Os, 36 GTX, 1760-Ball BGA, Speed Grade 1, Industrial Grade, Pb-FreeXC7V2000T-1FLG1925C Virtex-7 FPGA, 1200 User I/Os, 16 GTX, 1924-Ball BGA, Speed Grade 1, Commercial Grade, Pb-FreeXC7V2000T-1FLG1925I Virtex-7 FPGA, 1200 User I/Os, 16 GTX, 1924-Ball BGA, Speed Grade 1, Industrial Grade, Pb-FreeXC7V2000T-2FHG1761C Virtex-7 FPGA, 1200 User I/Os, 36 GTX, 1760-Ball BGA, Speed Grade 2, Commerical Grade, Pb-FreeXC7V2000T-2FLG1925C Virtex-7 FPGA, 1200 User I/Os, 16 GTX, 1924-Ball BGA, Speed Grade 2, Commercial Grade, Pb-FreeXC7V2000T-2GFHG1761EVirtex-7 FPGA, 1200 User I/Os, 36 GTX, 1760-Ball BGA, Speed Grade 2G, Extended Grade, Pb-FreeXC7V2000T-2GFLG1925EVirtex-7 FPGA, 1200 User I/Os, 16 GTX, 1924-Ball BGA, Speed Grade 2G, Extended Grade, Pb-FreeXC7V2000T-2LFHG1761EVirtex-7 FPGA, 1200 User I/Os, 36 GTX, 1760-Ball BGA, Speed Grade 2L, Extended Grade, Pb-FreeXC7V2000T-2LFLG1925EVirtex-7 FPGA, 1200 User I/Os, 16 GTX, 1924-Ball BGA, Speed Grade 2L, Extended Grade, Pb-FreeXC7V585T-1FFG1157C Virtex-7 FPGA, 850 User I/Os, 20 GTX, 1156-Ball BGA, Speed Grade 1, Commercial Grade, Pb-FreeXC7V585T-1FFG1157I Virtex-7 FPGA, 850 User I/Os, 20 GTX, 1156-Ball BGA, Speed Grade 1, Industrial Grade, Pb-FreeXC7V585T-1FFG1761C Virtex-7 FPGA, 850 User I/Os, 36 GTX, 1760-Ball BGA, Speed Grade 1, Commercial Grade, Pb-FreeXC7V585T-1FFG1761I Virtex-7 FPGA, 850 User I/Os, 36 GTX, 1760-Ball BGA, Speed Grade 1, Industrial Grade, Pb-FreeXC7V585T-2FFG1157C Virtex-7 FPGA, 850 User I/Os, 20 GTX, 1156-Ball BGA, Speed Grade 2, Commercial Grade, Pb-FreeXC7V
上传时间： 2021-12-22
上传用户：aben
Xilinx FPGA Artix-7 全系列（AD集成封装库），IntLib后缀文件，PCB封装带3D视图，拆分后文件为PcbLib+SchLib格式，Altium Designer原理图库+PCB封装库，集成封装型号列表：Library Component Count : 48Name Description----------------------------------------------------------------------------------------------------XC7A100T-1CSG324C Artix-7 FPGA, 210 User I/Os, 0 GTP, 324-Ball BGA, Speed Grade 1, Commercial Grade, Pb-FreeXC7A100T-1CSG324I Artix-7 FPGA, 210 User I/Os, 0 GTP, 324-Ball BGA, Speed Grade 1, Industrial Grade, Pb-FreeXC7A100T-1FGG484C Artix-7 FPGA, 285 User I/Os, 4 GTP, 484-Ball BGA, Speed Grade 1, Commercial Grade, Pb-FreeXC7A100T-1FGG484I Artix-7 FPGA, 285 User I/Os, 4 GTP, 484-Ball BGA, Speed Grade 1, Industrial Grade, Pb-FreeXC7A100T-1FGG676C Artix-7 FPGA, 300 User I/Os, 8 GTP, 676-Ball BGA, Speed Grade 1, Commercial Grade, Pb-FreeXC7A100T-1FGG676I Artix-7 FPGA, 300 User I/Os, 8 GTP, 676-Ball BGA, Speed Grade 1, Industrial Grade, Pb-FreeXC7A100T-1FTG256C Artix-7 FPGA, 170 User I/Os, 0 GTP, 256-Ball BGA, Speed Grade 1, Commercial Grade, Pb-FreeXC7A100T-1FTG256I Artix-7 FPGA, 170 User I/Os, 0 GTP, 256-Ball BGA, Speed Grade 1, Industrial Grade, Pb-FreeXC7A100T-2CSG324C Artix-7 FPGA, 210 User I/Os, 0 GTP, 324-Ball BGA, Speed Grade 2, Commercial Grade, Pb-FreeXC7A100T-2CSG324I Artix-7 FPGA, 210 User I/Os, 0 GTP, 324-Ball BGA, Speed Grade 2, Industrial Grade, Pb-FreeXC7A100T-2FGG484C Artix-7 FPGA, 285 User I/Os, 4 GTP, 484-Ball BGA, Speed Grade 2, Commercial Grade, Pb-FreeXC7A100T-2FGG484I Artix-7 FPGA, 285 User I/Os, 4 GTP, 484-Ball BGA, Speed Grade 2, Industrial Grade, Pb-FreeXC7A100T-2FGG676C Artix-7 FPGA, 300 User I/Os, 8 GTP, 676-Ball BGA, Speed Grade 2, Commercial Grade, Pb-FreeXC7A100T-2FGG676I Artix-7 FPGA, 300 User I/Os, 8 GTP, 676-Ball BGA, Speed Grade 2, Industrial Grade, Pb-FreeXC7A100T-2FTG256C Artix-7 FPGA, 170 User I/Os, 0 GTP, 256-Ball BGA, Speed Grade 2, Commercial Grade, Pb-FreeXC7A100T-2FTG256I Artix-7 FPGA, 170 User I/Os, 0 GTP, 2
上传时间： 2021-12-22
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本文主要介绍如何在Wado设计套件中进行时序约束，原文出自 xilinx中文社区。1 Timing Constraints in Vivado-UCF to xdcVivado软件相比于sE的一大转变就是约束文件，5E软件支持的是UcF（User Constraints file，而 Vivado软件转换到了XDc（Xilinx Design Constraints）。XDC主要基于SDc（Synopsys Design Constraints）标准，另外集成了Xinx的一些约束标准可以说这一转变是xinx向业界标准的靠拢。Altera从 TimeQuest开始就一直使用SDc标准，这一改变，相信对于很多工程师来说是好事，两个平台之间的转换会更加容易些。首先看一下业界标准SDc的原文介绍：Synopsys widely-used design constraints format, known as sDc, describes the design intent"and surrounding constraints for synthesis, clocking, timing, power, test and environmental and operating conditions. sDc has been in use and evolving for more than 20 years, making it the most popular and proven format for describing design constraints. Essentially all synthesized designs use SDc and numerous EDa companies have translators that can read and process sDc
标签： vivado
上传时间： 2022-03-26
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Allegro导出 Gerber文件和钻孔数据文件很多PCB厂家都没有装Allegro软件，所以你不能直接发.brd文件。（很多PCB小厂连ProtelDXP也没有，只支持Protel99）什么是Gerber文件Gerber文件是所有电路设计软件都可以产生的文件，在电子组装行业又称为模版文件（stencil data），在PCB制造业又称为光绘文件。可以说Gerber文件是电子组装业中最通用最广泛的文件格式Gerber文件是EIA的标准格式，分RS274-D和RS274-X两种，其中RS274-X是RS274-D的扩展文件。生产制造部门在条件许可的情况下，应当尽可能要求用户或设计部门提供RS274-X的Gerber文件，这样有利于各工序的生产准备。准备工作为了保证出片的正确性，需要在设计PCB文件之前对一些系统参数进行设置，该设置包括画图的精度，图片的尺寸，动态铺铜的格式。设置画图的精度。在allegro中打开Setup->Drawing Size菜单，调出设置对话框，如图1在对话框中确定User Units选择Mils，Size选择C，这样整个作图区域会大一点，相应的作图范围（Drawing Extents）变为Width：22000.00：Height：17000.00Left X和LeftY为原点坐标。Accuracy选择2，其他根据你的尺寸自行定义。设置完成选择OK按钮，使配置生效。
上传时间： 2022-04-30
上传用户：zhaiyawei
Compact PCI（Compact Peripheral Component Interconnect）简称CPCI，中文又称紧凑型PCI，是国际工业计算机制造者联合会（PCI Industrial Computer Manufacturer's Group，简称PICMG）于1994提出来的一种总线接口标准。是以PCI电气规范为标准的高性能工业用总线。为了将PCI SIG的PCI总线规范用在工业控制计算机系统，1995年11月PCI工业计算机制造者联合会（PICMG）颁布了CPCI规范1.0版，以后相继推出了PCI-PCI Bridge规范、Computer Telephony TDM规范和User-defined I/O pin assignment规范。
标签： cpci
上传时间： 2022-05-20
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