SystemVerilog
SystemVerilog简称为SV语言，是一种相当新的语言，它建立在Verilog语言的基础上，是IEEE1364Verilog-2001标准的扩展增强，兼容Verilog2001，将硬件描述语言（HDL）与现代的高层级验证语言（HVL）结合了起来，并新近成为下一代硬件设计和验证的语言。
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SystemVerilog 全部资料 45 份
Evaluation on how to use SystemVerilog as a design and assertion language.pdf 一本不错的systemveilog书籍
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2013-12-27
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synopsys公司的专家讲解如何用systemverilog写testbence来验证rtl代码
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systemverilog是新兴的开发语言。是学习systemveriog的基础性重要资料
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