SystemVerilog

SystemVerilog简称为SV语言，是一种相当新的语言，它建立在Verilog语言的基础上，是IEEE1364Verilog-2001标准的扩展增强，兼容Verilog2001，将硬件描述语言（HDL）与现代的高层级验证语言（HVL）结合了起来，并新近成为下一代硬件设计和验证的语言。

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systemverilog 与功能验证，适合IC验证人员学习和使用，一本不错的学习教材。...

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都是些systemverilog的小程序，完整的小程序，程序后面有仿真的结果，方便大家学习，是不错的验证入门资料。...

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本文是介绍systemverilog的入门读物，里面用简短的语言讲述了该语言的语法和用法，非常适合初学者。...

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SystemVerilog技术资料简介

SystemVerilog简称为SV语言，是一种相当新的语言，它建立在Verilog语言的基础上，是IEEE1364Verilog-2001标准的扩展增强，兼容Verilog2001，将硬件描述语言（HDL）与现代的高层级验证语言（HVL）结合了起来，并新近成为下一代硬件设计和验证的语言。

相关技术领域： systemverilog 语言 文档 Comparison Verilog VHDL 数字系统设计 功能验证 Edition Design 程序 fifo