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元件例化与层次设计，verilog 实例说明...

📅 2015-06-19

4位乘法器,4位除法器 8位数据锁存器,8位相等比较器,带同步复位的状态机,元件例化与层次设计,最高优先级编码器...

📅 2014-12-07

全加器,有半加器和或门组成.元件例化语句....

📅 2013-12-27

用例化语句和case语句编写的全加器的VHDL描述。...

📅 2017-06-15

由于信道中存在干扰,数字信号在信道中传输的过程中会产生误码.为了提高通信质量,保证通信的正确性和可靠性,通常采用差错控制的方法来纠正传输过程中的错误.本文的目的就是研究如何通过差错控制的方法以提高通信...

📅 2013-07-01

　　IP核生成文件：（Xilinx/Altera 同）　　IP核生成器生成 ip 后有两个文件对我们比较有用，假设生成了一个 asyn_fifo 的核，则asyn_fifo.veo 给出了例...

📅 2013-10-20

　　IP核生成文件：（Xilinx/Altera 同）　　IP核生成器生成 ip 后有两个文件对我们比较有用，假设生成了一个 asyn_fifo 的核，则asyn_fifo.veo 给出了例...

📅 2013-11-02

44个vhdl实例注1：含有不可综合语句，请自行修改注2：一些PLD只允许I/O口对外三态，不支持内部三态，使用时要注意注3: 设计RAM的最好方法是利用器件厂家提供的软件自动...

📅 2013-11-29

IP核生成器生成 ip 后有两个文件对我们比较有用，假设生成了一个 asyn_fifo 的核，则 asyn_fifo.veo 给出了例化该核方式（或者在 Edit－>Language Temp...

📅 2014-01-05

这是一个fft的IP核，安装要求为quartus6.0以上。解压安装后可在quartus里例化使用，元件主要为cyclone和stratix,最大支持1024点的转换。...

📅 2013-12-24

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