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共 444 篇文章
Pll 相关的电子技术资料，包括技术文档、应用笔记、电路设计、代码示例等，共 444 篇文章，持续更新中。
ADF4159驱动参考代码
ADI的PLL芯片ADF4159驱动参考代码
使用Cyclone器件中的PLL
FPGA（Field－Programmable Gate Array）使用Cyclone器件中的PLL
Cyclone IV器件中的时钟网络与PLL
[Cyclone IV]1.5 Cyclone IV器件中的时钟网络与PLL
ADF4351_CN
ADF4351结合外部环路滤波器和外部参考频率使用时，可实现小数N分频或整数N分频锁相环(PLL)频率合成器。
HMC830_Reg_Calculator
narrowband PLL MHC821,wideband pLL MHC830 包括的软件寄存器写入顺序和算法都在里面，只要输入蓝色部分的期望数据，
就能自动生成所有寄存器的值以及顺序，希望能节约工程师的时间，1.63 版本包括了 exact freq mode 的计算。
ADF4351的锁相环原理
基于ADF4351和PLL的频率合成器原理介绍
频率合成器：将一个高精确度和高稳定度的标准参考频率， 经过混频、倍频与分频等对它进行加、减、乘、除的四则运算，最终产生大量的具有同样精确度和稳定度的频率。
MAX 10 FPGA 信号完整性设计指南
为避免信号完整性的问题，Intel 建议您遵循MAX® 10 器件的设计考量，I/O 布局指南和电路板设
计指南，包括：
• I/O 布局规则
• 电压参考I/O 标准
• 高速LVDS，锁相环（PLL）和时钟
• 外部存储器接口
• 模拟到数字转换器
PLL 锁相环芯片HMC830 FPGA控制程序
<p>可以直接控制HMC830，HMC833，在ISE中编译和仿真通过，可以修改少数寄存器内容直接控制HMC704。<br/></p>
《高频电路设计与制作 》市川裕一 高清扫描版
<p>本书首先对高频的基本知识加以介绍，然后在后续的篇章里，对开关、低噪声放大器、混频器、滤波器、检波电路、振荡电路、PLL的设计与制作等进行详细论述。本书全面地阐述了有关高频电路设计的基础理论及其实际制作，且配有大量的印制电路板图、仿真电路等，图文并茂，大大地提高了本书的参考阅读价值。</p>
matlab在电力电子技术仿真中运用
<p> matlab在电力电子技术仿真中运用,包括PLL的具体仿真实现,一些滤波算法的实现,很有用</p>
《锁相环(PLL)电路设计与应用》(日)远坂俊昭 高清中文版
<p>《锁相环(PLL)电路设计与应用》内容丰富、实用性强，便于读者自学与阅读理解，可供电子、通信等领域技术人员以及大学相关专业的本科生、研究生参考，也可供广大的电子爱好者学习参考。</p><p><br/></p>
用c语言实现的pll锁相环
<p> 用c语言实现的pll锁相环。用于仿真信号锁相。</p>
基于STM32单片机GSM模块GPS及GPRS程序
<p>一个用STM32控制的GPS与GPRS程序，GPS使用ublox的GPS，GPRS使用SIM800E，主要实现每隔几分钟（间隔时间由服务器设定，默认5分钟）将模块的定位结果数据发送到服务器中，服务器返回值决定间隔时间等设置信息。</p><p><br/></p><p>两个模块分别接STM32的两个串口，锂电池供电，STM32与GSM接口有串口RXD、TXD，电源开关POWERKEY，和GSM的
STM32时钟学习笔记1
<p>STM32时钟学习笔记(2010-01-27 09:23:15)转载标签：杂谈 分类：嵌入式 在STM32中，有五个时钟源，为HSI、HSE、LSI、LSE、PLL。 ①、HSI是高速内部时钟 8M，RC振荡器，频率为8MHz。 ②、HSE是高速外部时钟，可接石英/陶瓷谐振器，或者接 外部时钟源，频率范围为4MHz~16MHz。 ③、LSI是低速内部时钟，RC振荡器，频率为40kHz。 ④、
图解高频电路设计与制作资料分3部分part1
<p>图解高频电路设计与制作资料分3部分part1</p><p>资源较大，共分为3个部分，下载完解压即可：</p><p>part1：http://dl.21ic.com/download/3-266792.html </p><p>part2：http://dl.21ic.com/download/3-266793.html </p><p>part3：http://dl.21ic
图解高频电路设计与制作资料分3部分.pdf.part2
<p>资源较大，共分为3个部分，下载完解压即可：</p><p>part1：http://dl.21ic.com/download/3-266792.html </p><p>part2：http://dl.21ic.com/download/3-266793.html </p><p>part3：http://dl.21ic.com/download/3-266794.html&n
图解高频电路设计与制作资料分3部分.pdf.part3
<p>图解高频电路设计与制作资料分3部分.pdf.part3</p><p>资源较大，共分为3个部分，下载完解压即可：</p><p>part1：http://dl.21ic.com/download/3-266792.html </p><p>part2：http://dl.21ic.com/download/3-266793.html </p><p>part3：http://dl
Lattice FPGA LVDS 接口
<p>包括多个数据位和时钟的源同步接口已经成为电子系统中移动图像数据的常用方法。一个通用的标准是7:1 LVDS接口（用于通道连接，扁平电缆连接和摄像机连接），这已成为许多电子产品，包括消费电子设备、工业控制、医疗，汽车远程信息处理中的通用标准。如Sony的ECX337 OLED采用的就是7:1 LVDS的接口。7:1 LVDS信号示意图如下：</p><p>Lattice的ECP系列（ECP3，E
应用于FPGA芯片时钟管理的锁相环设计实现
<p>该文档为应用于FPGA芯片时钟管理的锁相环设计实现讲解文档</p><p>摘 要: 设计了一种嵌入于 FPGA 芯片的锁相环, 实现了四相位时钟、倍频、半整数可编程分频、可调节相位输出
功能, 满足对于 FPGA 芯片时钟管理的要求. 锁相环采用了自偏置结构, 拓展了锁相环的工作范围, 缩短了锁定时
间, 其阻尼系数以及环路带宽和工作频率的比值都仅由电容的比值决定, 有效地减小了工艺、电压
RF典型电路分析精讲
<p> GSM手机射频工作原理与电路分析</p><p>匹配网络（Matching） </p><p>收发双工器（Diplexer） </p><p> 声表面波滤波器(SAW) </p><p>平衡网络（Balance）</p><p> 锁相环（PLL） </p><p>收发器（Transceiver） </p><p>衰减网络（A