verilog HDL 接口试验源代码，比较实用。
标签： verilog HDL 接口 源代码
上传时间： 2016-01-19
上传用户：qiao8960
verilog HDL综合实验源代码，比较实用
标签： verilog HDL 实验 源代码
上传用户：tb_6877751
用Verilog HDL写的数字时钟,已经在开发板上验证过的,绝对原创,使用数码管进行显示!
标签： Verilog HDL 数字时钟 开发板
上传时间： 2013-12-03
上传用户：lnnn30
多个verilog语言的例子，适合初学verilog者
标签： verilog 语言
上传时间： 2016-01-20
上传用户：417313137
现代逻辑设计 Verilog 语言
标签： Verilog 逻辑设计 语言
用Verilog语言实现了一个8bit的超前进位加法器，其中包括测试文件。
标签： Verilog 8bit 语言 加法器
上传时间： 2013-12-19
上传用户：alan-ee
SPI串口的内核实现 分verilog和HDLC实现
标签： verilog HDLC SPI 串口
上传时间： 2014-01-16
上传用户：qb1993225
v2html - verilog to html converter 主要为FPGA和ASIC工作人员
标签： converter verilog v2html html
上传时间： 2014-01-03
上传用户：lunshaomo
一个用verilog语言编写的用来模拟交通信号灯的程序，包含测试文件
标签： verilog 语言 编写 模拟
上传时间： 2013-12-10
上传用户：pinksun9
占用资源少的verilog HDL uart接口；采用固定波特率115200，可以修改程序中的分频来修改波特率，模式为1个启始位，8位数据位，1个停止位；带1字节缓存；当缓存空时输出空信号
标签： verilog 115200 uart HDL
上传时间： 2013-12-28
上传用户：kikye
