基于vhdl的6进制计数器模块，实现0-5计数
上传时间： 2016-03-12
上传用户：hebmuljb
基于vhdl的10进制计数器模块，实现0-9计数
上传时间： 2013-12-31
上传用户：hxy200501
16 进制段位数码译码扫描显示，用VHDL编写计数器并完成计数显示
上传时间： 2014-01-04
上传用户：evil
将双字节16进制数转换为可用于数码管显示用的7段码，直接输入移位寄存器即可正常显示。附带注释，经验证完全可用。
上传时间： 2013-12-03
上传用户：asdkin
题目：电子时钟的设计 一、实验目的： 1． 掌握多位计数器相连的设计方法。 2． 掌握十进制、六十进制、二十四进制计数器的设计方法。 3． 继续巩固多位数码管的驱动及编码。 4． 掌握扬声器的驱动 5． 掌握EPLD技术的层次化设计方法 二、实验要求： 1．用时、分、秒计数显示功能，以24小时循环计时。 2．具用清零，调节小时、分钟功能。 3．具用整点报时功能。
上传时间： 2013-12-23
上传用户：yyq123456789
四进制通信系统的进行蒙特卡罗仿真程序，以正交信号为基础。当均值分别等于０，０.１，１.０，２．０时完成１００００个比特的仿真并求出误差概率。绘出理论误码率和蒙特拉罗仿真的差错率并进行比较这俩个结果，并绘出每个均值情况下判决器的１０００个接受信噪比抽样
上传时间： 2014-01-21
上传用户：frank1234
伪随机序列产生器－代进位反馈移位寄存器，verilog hdl 原代码。
上传时间： 2014-09-05
上传用户：xymbian
伪随机序列产生器－filtered 代进位反馈移位寄存器，verilog hdl 原代码。
上传时间： 2016-12-04
上传用户：爱死爱死
伪随机序列产生器－代进位反馈移位寄存器，matlab 原代码。
上传时间： 2016-12-04
上传用户：520
伪随机序列产生器－filtered 代进位反馈移位寄存器，matlab 原代码。
上传时间： 2016-12-04
上传用户：iswlkje
