binToHex 二进制转十六进制
标签： binToHex
上传时间： 2020-06-23
上传用户：wukui1008
就是比较复杂的科学计算器，是基于LabVIEW完成的，可以进行多元素多进制的计算
上传时间： 2021-11-08
上传用户：qdxqdxqdxqdx
异或计算小工具，输入16进制数组，可计算出异或后的16进制结果
标签： 异或计算器
上传时间： 2021-11-09
上传用户：d07li
基于FPGA设计的字符VGA LCD显示实验Verilog逻辑源码Quartus工程文件+文档说明,通过字符转换工具将字符转换为 8 进制 mif 文件存放到单端口的 ROM IP 核中，再从ROM 中把转换后的数据读取出来显示到 VGA 上，FPGA型号Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。module top( input clk, input rst_n, //vga output output vga_out_hs, //vga horizontal synchronization output vga_out_vs, //vga vertical synchronization output[4:0] vga_out_r, //vga red output[5:0] vga_out_g, //vga green output[4:0] vga_out_b //vga blue );wire video_clk;wire video_hs;wire video_vs;wire video_de;wire[7:0] video_r;wire[7:0] video_g;wire[7:0] video_b;wire osd_hs;wire osd_vs;wire osd_de;wire[7:0] osd_r;wire[7:0] osd_g;wire[7:0] osd_b;assign vga_out_hs = osd_hs;assign vga_out_vs = osd_vs;assign vga_out_r = osd_r[7:3]; //discard low bit dataassign vga_out_g = osd_g[7:2]; //discard low bit dataassign vga_out_b = osd_b[7:3]; //discard low bit data//generate video pixel clockvideo_pll video_pll_m0( .inclk0 (clk ), .c0 (video_clk ));color_bar color_bar_m0( .clk (video_clk ), .rst (~rst_n ), .hs (video_hs ), .vs (video_vs ), .de (video_de ), .rgb_r (video_r ), .rgb_g (video_g ), .rgb_b (video_b ));osd_display osd_display_m0( .rst_n (rst_n ), .pclk (video_clk ), .i_hs (video_hs ), .i_vs (video_vs ), .i_de (video_de ), .i_data ({video_r,video_g,video_b} ), .o_hs (osd_hs ), .o_vs (osd_vs ), .o_de (osd_de ), .o_data ({osd_r,osd_g,osd_b} ));endmodule
上传时间： 2021-12-18
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Verilog HDl语言实现CPLD-EPC240与电脑的串口通讯QUARTUS逻辑工程源码 //本模块的功能是验证实现和PC机进行基本的串口通信的功能。需要在//PC机上安装一个串口调试工具来验证程序的功能。//程序实现了一个收发一帧10个bit（即无奇偶校验位）的串口控//制器，10个bit是1位起始位，8个数据位，1个结束//位。串口的波特律由程序中定义的div_par参数决定，更改该参数可以实//现相应的波特率。程序当前设定的div_par 的值是0x145，对应的波特率是//9600。用一个8倍波特率的时钟将发送或接受每一位bit的周期时间//划分为8个时隙以使通信同步.//程序的工作过程是：串口处于全双工工作状态，按动key1，FPGA/CPLD向PC发送“21 EDA"//字符串（串口调试工具设成按ASCII码接受方式）；PC可随时向FPGA/CPLD发送0-F的十六进制
标签： verilog hdl cpld 串口通讯 quartus
上传时间： 2022-02-18
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1：支持串口数据16进制格式收发。 2：支持9以上的串口通信。 3：支持自动收发保存数据。 4：自由控制数据显示。 5：实时显示收发数据字节大小以及串口状态。 6：智能清空缓冲数据。 9：数据收发精准，增加延时处理。
标签： 串口调试
上传时间： 2022-03-24
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实现了基于FPGA的FFT变换，从最基本的32位2进制浮点数加减乘运算模块开始，组装出FFT模块。同时仿真文件中有32位浮点数转换为实数的仿真模块便于调试
上传时间： 2022-04-18
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友善串口调试助手是一个很好而小巧的串口调试助手，好支持Win7等Windows操作系统。串口调试助手支持常用的50-256000bps波特率，能设置校验、数据位和停止位，能以ASCII码或十六进制接收或发送任何数据或字符（包括中文），可以任意设定自动发送周期，并能将接收数据保存成文本文件，能发送任意大小的文本文件。
标签： 串口调试
上传时间： 2022-04-18
上传用户：trh505
支持在线安装方式，永远保持最新版本持常用的110-115200bps波特率，端口号、校验位、数据位和停止位均可设置动检测枚举本机串口号，支持虚拟串口持设置分包参数(最大包长、分包时间)，防止接收时数据粘包持ASCII/Hex发送,发送和接收的数据可以在16进制和AscII码之间任意转换，支持发送和显示汉字接收数据能够自动储存到文档支持系统日志接受方式：接受內容时自动显示信息时间戳等基本信息支持随意间距发送，循环系统发送接受和发送文本支持ANSI与UTF8二种编码方式支持页面对话框的背景图及其字体样式定制支持多个串口同时处理现在发布了V1.1.21版本了正在加入图形分析研究的功能后续我会持续更新，同步推送
上传时间： 2022-04-25
上传用户：
设置IC读卡器进制修改。读取不同进制的卡号
标签： ic读卡器
上传时间： 2022-05-08
上传用户：qingfengchizhu
