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高速FIFO，verilog设计。速度高达130Mhz...

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FIFO

FIFO级联，利用verilog语言实现Xilinx FIFO18单元的多个级联，增大FIFO深度。...

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FIFO 级联

异步FIFO是一种先进先出的电路，使用在需要产时数据接口的部分，用来存储、缓冲在两个异步时钟之间的数据传输。在异步电路中，由于时钟之间周期和相位完全独立，因而数据的丢失概率不为零。如何设计一个高可靠性、高速的异步FIFO电路便成为一个难点。本设计介绍解决这一问题的一种方法。本设计采用VHDL语言的形...

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FIFO FPGA

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