CPLD+VHDL
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Xilinx FPGA 开发板的ADC采样源程序 内有PDF文档详细说明 VHDL代码
2013-12-09
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利用VHDL语言设计的数字钟,能进行正常的时、分、秒计时功能
利用VHDL语言设计的数字钟,能进行正常的时、分、秒计时功能，分别由6个数码管显示24h、60min、60s
2016-07-17
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