一个QEP电路的verilog代码。输入信号是光电编码器的A相和B相信号和一个处理时钟，输出的是计数信号和方向信号。
上传时间： 2014-01-21
上传用户：wangdean1101
armsys2410-b开发板核心板原理图
上传时间： 2016-06-09
上传用户：csgcd001
B树的实现以及图形化显示，实现B树的插入、删除、显示
上传时间： 2016-06-11
上传用户：李梦晗
关于B样条曲面拟合的资料，很好很全面，从外国IEEE上下载的，供大家分享
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上传时间： 2016-06-11
上传用户：wkchong
简易数字频率计题解.（ 1997年 B 题 ） 编写与讲解人:田良(东南大学无线电系,2003年3月12日) 一）任务 设计并制作一台数字显示的简易频率计。 （二）要求 1.基本要求 (1)频率测量 a.测量范围 信号：方波、正弦波 幅度：0.5V～5V[注] 频率：1Hz～1MHz b.测试误差≤0.1％ (2)周期测量 a.测量范围 信号：方波、正弦波 幅度：0.5V～5V[注] 频率：1Hz～1MHz b.测试误差≤0.1％ 3） 脉冲宽度测量 a.测量范围 信号：脉冲波 幅度：0.5V～5V[注] 脉冲宽度≥100μs b.测试误差≤0.1％ （4）显示器 十进制数字显示，显示刷新时间1～10秒 连续可调，对上述三种测量功能分别采用不同颜色的 发光二极管指示。 （5）具有自校功能，时标信号频率为1MHz。 （6）自行设计并制作满足本设计任务要求的稳压电源
上传时间： 2013-12-26
上传用户：xg262122
基于B/S的商贸管理系统，使用JSP开发环境
上传时间： 2016-06-12
上传用户：784533221
TL431应用.TL431,A、B集成电路是三端可编程并联稳压二极管。
上传时间： 2014-01-07
上传用户：84425894
分频器是FPGA设计中使用频率非常高的基本单元之一。尽管目前在大部分设计中还广泛使用集成锁相环(如altera的PLL，Xilinx的DLL)来进行时钟的分频、倍频以及相移设计，但是，对于时钟要求不太严格的设计，通过自主设计进行时钟分频的实现方法仍然非常流行。首先这种方法可以节省锁相环资源，再者，这种方式只消耗不多的逻辑单元就可以达到对时钟操作的目的。 偶数倍分频：偶数倍分频应该是大家都比较熟悉的分频，通过计数器计数是完全可以实现的。如进行N倍偶数分频，那么可以通过由待分频的时钟触发计数器计数，当计数器从0计数到N/2-1时，输出时钟进行翻转，并给计数器一个复位信号，使得下一个时钟从零开始计数。以此循环下去。这种方法可以实现任意的偶数分频。
上传时间： 2016-06-14
上传用户：wpwpwlxwlx
现代通信系统要求通信距离远、通信容量大、传输质量好。作为其关键技术之一的调制解调技术一直是人们研究的一 个重要方向。讨论和仿真实现了基于FPGA的数字化DPSK调制解调系统。用Altera公司的FPGA开发平台Quartus II 3.0实现了一 个对基带信号的DPSK调制解调系统模型的仿真。
上传时间： 2016-06-15
上传用户：shawvi
bp算法实现代码,在c++ builder 平台上实现. b p算法实现代码,在c++ builder 平台上实现.
上传时间： 2014-01-22
上传用户：顶得柱
