高速数字电路设计。第一章 互连的重要性，第二章 理想传输线构造，第三章 串扰，第四章 非理想连接问题，第五章 连接器，过孔和封装
上传时间： 2013-04-24
上传用户：zhanditian
高速数字电路设计，实用
上传时间： 2013-10-10
上传用户：kelimu
华为《高速数字电路设计教材》
上传时间： 2014-12-23
上传用户：frank1234
高速数字电路设计及EMC设计，越来越得到大家的重视，如何解决高速数字电路设计及EMC之间的矛盾呢，希望这这能帮助大家。吐血推荐下载。
上传时间： 2013-12-13
上传用户：zsjzc
一本关于高速数字电路设计的书,非常好,值得一看
上传时间： 2015-07-04
上传用户：源码3
利用一块芯片完成除时钟源、按键、扬声器和显示器（数码管）之外的所有数字电路功能。所有数字逻辑功能都在CPLD器件上用VHDL语言实现。这样设计具有体积小、设计周期短（设计过程中即可实现时序仿真）、调试方便、故障率低、修改升级容易等特点。 本设计采用自顶向下、混合输入方式（原理图输入—顶层文件连接和VHDL语言输入—各模块程序设计）实现数字钟的设计、下载和调试。 一、 功能说明 已完成功能 1. 完成秒／分／时的依次显示并正确计数； 2. 秒／分／时各段个位满10正确进位，秒／分能做到满60向前进位； 3. 定时闹钟：实现整点报时，又扬声器发出报时声音； 4. 时间设置，也就是手动调时功能：当认为时钟不准确时，可以分别对分／时钟进行调整； 5. 利用多余两位数码管完成秒表显示：A、精度达10ms；B、可以清零；C、完成暂停 可以随时记时、暂停后记录数据。 待改进功能： 1. 闹钟只是整点报时，不能手动设置报时时间，遗憾之一； 2. 秒表不能向秒进位，也就是最多只能记时100ms； 3. 秒表暂停记录数据后不能在原有基础上继续计时，而是复位重新开始。 【注意】秒表为后来添加功能，所以有很多功能不成熟！
上传时间： 2014-01-02
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关于高速数字电路设计的好资料，提供给需要的朋友
上传时间： 2014-12-07
上传用户：大融融rr
电子基础类专辑 153册 2.20G高速数字电路设计 51页 1.0M.pdf
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上传时间： 2014-05-05
上传用户：时代将军
高速数字电路设计
上传时间： 2019-01-15
上传用户：ZSWZSW32857254
高速数字电路设计教材-华为-黑魔手册翻译版
上传时间： 2019-06-15
上传用户：glgxcwr
