📚 频率调节技术资料

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使用vriloge硬件描述语言设计数字频率计

使用vriloge硬件描述语言设计数字频率计，其对于高频测量精确，可测范围0—99999999HZ，在MAX+PLUSII中运行通过并在实验箱上运行通过达到要求...

📅 2016-08-29 👤 无聊来刷下

vriloge 硬件描述语言数字频率计

基于等精度测量原理的频率计

基于等精度测量原理的频率计，AT89S52和CPLD,有详细注释。测量准确。...

📅 2013-12-03 👤 czl10052678

等精度测量原理频率计

本文用VHDL在CPLD器件上实现一种8 b数字频率计测频系统

本文用VHDL在CPLD器件上实现一种8 b数字频率计测频系统，能够用十进制数码显示被测信号的频率，不仅能够测量正弦波、方波和三角波等信号的频率，而且还能对其他多种物理量进行测量。具有体积小、可靠性高、功耗低的特点。...

📅 2013-12-18 👤 sy_jiadeyi

VHDL CPLD 器件数字频率计

频率合成器实例模块（VHDL编写）

频率合成器实例模块（VHDL编写）...

📅 2014-01-18 👤 dapangxie

VHDL 频率合成器模块编写

、本实战的目的是让大家熟悉ADC模块的功能以及AD转换的方法 2、项目实现的功能：从芯片RA0输入一个可以随时变化的模拟量（通过调节DEMO板VR1实现）则单片机就能够及时地把该模拟量进行模

、本实战的目的是让大家熟悉ADC模块的功能以及AD转换的方法 2、项目实现的功能：从芯片RA0输入一个可以随时变化的模拟量（通过调节DEMO板VR1实现）则单片机就能够及时地把该模拟量进行模/数转换，并用LED显示出来，我们可以看到转换结果会随模拟量的变化而变化，从而以让我们了解片内...

📅 2014-01-17 👤 离殇

DEMO ADC RA0 VR1

💻 频率调节源代码

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1240.asm

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用timer1输出比较功能调节频率输出.c

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用timer1输出比较功能调节频率输出.aws

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用timer1输出比较功能调节频率输出.aps

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用timer1输出比较功能调节频率输出.o.d

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