这是我用verilog hdl语言写的浮点乘法器,用的是基4的booth算法,对于部分积使用了5-2压缩和3-2压缩,欢迎大家指点,也欢迎大家把它改成流水线以提高速度.
标签： verilog booth hdl 家
上传时间： 2013-11-29
上传用户：jjj0202
用vhdl语言 来实现 四位并行加法器的功能 是本科生的必学内容
标签： vhdl 语言 并行 加法器
上传时间： 2016-10-27
上传用户：xg262122
合众达DEC643 flash擦除例程。
标签： flash DEC 643 合众达
上传时间： 2016-11-04
上传用户：love1314
cpld/fpga常用加法器设计的verilog程序
标签： verilog cpld fpga 加法器
上传时间： 2016-11-05
上传用户：fhzm5658
用硬件描述语言编程实现减法器,实现两个操作数的减法
标签： 硬件描述语言 减法器 减法 操作
上传时间： 2014-01-14
上传用户：gundamwzc
用J2ME开发的手机版大富翁程序。除基本功能之外，包括股票、道具卡等功能。在eclipse下测试通过。
标签： J2ME 手机 程序
上传时间： 2013-12-12
上传用户：lixinxiang
用VHDL写的4*4乘法器，学习VHDL语言的可以
标签： VHDL 乘法器
上传时间： 2014-11-24
上传用户：JasonC
精通verilog HDL语言编程源码之1--常用加法器设计
标签： verilog HDL 语言编程 源码
上传时间： 2014-12-03
上传用户：hopy
精通verilog HDL语言编程源码之2--常用乘法器设计
上传时间： 2014-11-28
上传用户：赵云兴
精通verilog HDL语言编程源码之3--伽罗华域乘法器设计
上传时间： 2013-12-18
上传用户：youke111
