📚 锁相环技术资料

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锁相环(phaselockedloop)是一种利用相位同步产生的电压，去调谐压控振荡器以产生目标频率的负反馈控制系统。根据自动控制原理，这是一种典型的反馈控制电路，利用外部输入的参考信号控制环路内部振荡信号的频率和相位，实现输出信号频率对输入信号频率的自动跟踪，一般用于闭环跟踪电路。是无线电发射中使频率较为稳定的一种方法，主要有VCO（压控振荡器）和PLLIC（锁相环集成电路），压控振荡器给出一个信号，一部分作为输出，另一部分通过分频与PLLIC所产生的本振信号作相位比较，为了保持频率不变，就要求相位差不发生改变，如果有相位差的变化，则PLLIC的电压输出端的电压发生变化，去控制VCO，直到相位差恢复，达到锁相的目的。能使受控振荡器的频率和相位均与输入信号保持确定关系的闭环电子电路。

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FPGA内全数字延时锁相环的设计.rar

现场可编程门阵列(FPGA)的发展已经有二十多年，从最初的1200门发展到了目前数百万门至上千万门的单片FPGA芯片。现在，FPGA已广泛地应用于通信、消费类电子和车用电子类等领域，但国内市场基本上是国外品牌的天下。在高密度FPGA中，芯片上时钟分布质量变的越来越重要，时钟延迟和时钟偏差已成为影响...

📅 2013-06-10 👤 yd19890720

FPGA 全数字延时

FPGA内嵌200MHz低噪声锁相环时钟发生器

FPGA器件在通信、消费类电子等领域应用越来越广泛，随着FPGA规模的增大、功能的加强对时钟的要求也越来越高。在FPGA中嵌入时钟发生器对解决该问题是一个不错的选择。本论文首先，描述并分析了电荷泵锁相环时钟发生器的体系结构、组成单元及各单元的非理想特性；然后讨论并分析了电荷泵锁相环的小信号特性和瞬态...

📅 2013-04-24 👤 变形金刚

FPGA 200 MHz 内嵌

应用于十万门FPGA的全数字锁相环设计

在过去的十几年间，FPGA取得了惊人的发展：集成度已达到1000万等效门、速度可达到400～500MHz。随着FPGA的集成度不断增大，在高密度FPGA中，芯片上时钟的分布质量就变得越来越重要。时钟延时和时钟相位偏移已成为影响系统性能的重要因素。现在，解决时钟延时问题主要使用时钟延时补偿电路。为了...

📅 2013-07-06 👤 LouieWu

FPGA 应用于全数字锁相环