xiangweiji.txt

锁相环路是一种能够跟踪输入信号相位的闭环自动控制系统。随着信息科学和电子技术的迅速发展

相位测量仪的分模块原理框图(以分辨率为0.1°为例)如图3-2所示。基准信号(相位基准)Fr经放大整形后加到锁相环的输入端，在锁相环的反馈环路中设置一个N=3600的分频器，使锁相环的输出信号频率为3600Fr，但相位与Fr相同，这个输出信号被用作计数器的计数时钟。被测信号Fs经整形放大再2分频后得到的Fs／2与Fr／2送入由异或门组成的相位比较电路，其输出脉冲A的脉宽Tp反映了两列信号的相位差。利用这个信号作为计数器的闸门控制信号，使计数器仅在Fr与Fs的相位差Tp内计数，这样计数器计得的数即为Fr与Fs之间的相位差。由于计数时钟频率为3600Fr，因此，一个计数脉冲对应0.1°。计数值经锁存译码后送给LED数码管显示。
锁相环的英文全称是PHASE-LOCKED LOOP，简称PLL。锁相环路是一种能够跟踪输入信号相位的闭环自动控制系统。随着信息科学和电子技术的迅速发展，锁相环路在电子技术的各个领域得到了广泛的应用。锁相环路由起初在航天方面的应用，包括轨道卫星的测速定轨和深空探测，还有精密测量仪器和高可靠抗干扰通讯设备的应用，到现今的调制解调领域、频率合成技术、电视机彩色载波提取、FM立体声解码、数字通讯载波同步与位同步等广泛应用。传统的模拟锁相环（APLL）有较短的锁定时间，可以保证参考时钟源和输出时钟的稳态相差，但其中心频点受VCO的限制而范围较小，环路带宽较宽；当参考源瞬时断开或者参考时钟源切换时，VCO输出时钟频率会出现较大的相位瞬变。
现今，由于通信与控制方面一些复杂的、灵敏的信号处理方法能在数字领域实现，并且为了吸收数字电路固有的可靠性高、体积小、抗干扰性好、价格低等优点，使得数字锁相环路(DPLL)发展很快。数字锁相环路解决了以往模拟锁相环路遇到的难题，如直流零点漂移、部件饱和、必须进行初始校准等，此外数字锁相环路还具有对离散数值实时处理的能力。
目前，数字锁相环已经在数字通讯、无线电电子学及电力系统自动化等领域得到了广泛应用[6]。但传统的数字锁相环是由中、小规模TTL集成电路构成的，这类DPLL存在着工作频率低、可靠性差、设计灵活性差等缺点。随着集成电路技术的进一步发展，不仅能够支撑频率较高的单片集成锁相环路，而且可以把整个系统集成到一个芯片上去，实现所谓的片上系统SOC(System On A Chip)。因此，可以把全数字锁相环路作为一个功能模块嵌入SOC，构成片内锁相环。这种方法实现的数字锁相环不仅工作频率高，体积小，抗外部干扰能力强，而且易于修改、调试，随时可以修改程序而无需重新设计硬件，并且缩短系统设计周期。
采用数字电路实现滤波算法的数字锁相环（DPLL），可以方便的通过软件调整环路的滤波特性，能够实现平滑源切换，但是DPLL环路的锁定时间较长，且稳态相差比较难控制。
随着数字电路技术的发展，特别FPGA技术的普遍应用，采用FPGA实现全数字锁相环(ADPLL)的应用越来越多。ADPLL设计简单、应用方便，在很多领域都有应用。锁相环路是一种反馈电路，可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。