本文讨论的是使用TTL和CMOS的3V和5V系统中逻辑器件间接口的基本概念和电路实例，理解了这些概念可以避免不同电压的逻辑器件接口时出现的问题和保证所设计的电路数据传输的可靠性。
上传时间： 2013-11-14
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《数据库设计》课程设计 一、 设计目的 数据库设计是一门应用性很强的学科，在学习时必须使理论与实践相结合。课程设计的目的是通过实践使同学们经历到一次综合训练，以便能较全面地理解、掌握和综合运用所学的知识。 二、 设计任务与要求 （１） 对实际系统进行分析，写出需求分析说明（数据需求和事务需求）。 （２） 概念结构设计 说明本数据库将反映的现实世界中的实体、属性和它们之间的关系等（E-R图，可以用基本E-R图或扩展E-R图）。 （３） 逻辑结构设计 将概念结构映射为数据库全局逻辑结构（关系模型），包括所确定的关键字和属性、重新确定的记录结构和所建立的各个表文件之间的相互关系。 三、 设计环境与工具 要求使用辅助设计工具，如Power Designer或者ERWin等，转换为：SQL Server、Access或其它的DBMS数据库（不作统一要求）。 四、 设计步骤 参考《数据库设计实例指导书》 五、 设计题 教材P58面：3.8课程设计A、B、C任选一题 六、 设计成果 设计结果以书面形式于17周交付。 七、 成绩评定 （１） 独立完成 （２） 文档完整 （３） 满足用户需求 这是研究生数据库课程设计
标签： 数据库设计
上传时间： 2015-03-03
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有限状态机FSM思想广泛应用于硬件控制电路设计，也是软件上常用的一种处理方法(软件上称为FMM--有限消息机)。它把复杂的控制逻辑分解成有限个稳定状态，在每个状态上判断事件，变连续处理为离散数字处理，符合计算机的工作特点。同时，因为有限状态机具有有限个状态，所以可以在实际的工程上实现。但这并不意味着其只能进行有限次的处理，相反，有限状态机是闭环系统，有限无穷，可以用有限的状态，处理无穷的事务。
上传时间： 2013-12-26
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无沦是用离散逻辑、可编程逻辑，还是用全定制硅器件实现的任何数字设计，为了成功地操 作，可靠的时钟是非常关键的。设计不良的时钟在极限的温度、电压或制造工艺的偏差情况下将 导致错误的行为，并且调试困难、花销很大。 在设计PLD/FPGA时通常采用几种时钟类型。时钟可 分为如下四种类型：全局时钟、门控时钟、多级逻辑时钟和波动式时钟。多时钟系统能够包括上 述四种时钟类型的任意组合。
上传时间： 2014-01-13
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广州致远电子的LA系列逻辑分析仪的详细使用指南。详细介绍了如何在CPLD/FPGA/单片机开发，嵌入式开发，数字电路开发等方面使用逻辑分析仪。是上述开发中一个非常有用的工具！ 逻辑分析仪——纵观全局、掌控细节——细节决定成败！
上传时间： 2015-05-03
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飞行控制系统方案。整个系统由传感器组、飞控计算机、任务管理计算机、舵机、表决电路等主要部件和电源、外总线、通信设备、地面站等辅助设备组成。无人机、起落架、发动机、任务设备、燃油系统、环控系统等是被监控对象。其中，关键传感器采用相似或者非相似三余度；飞控计算机采用“主备备”式三余度飞控机算机；舵机采用二余度电动舵机；表决逻辑由高可靠性单余度数字逻辑电路和双路开关实现。
上传时间： 2013-12-29
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基于Verilog-HDL的硬件电路的实现 9.1 简单的可编程单脉冲发生器 9.1.1 由系统功能描述时序关系 9.1.2 流程图的设计 9.1.3 系统功能描述 9.1.4 逻辑框图 9.1.5 延时模块的详细描述及仿真 9.1.6 功能模块Verilog-HDL描述的模块化方法 9.1.7 输入检测模块的详细描述及仿真 9.1.8 计数模块的详细描述 9.1.9 可编程单脉冲发生器的系统仿真 9.1.10 可编程单脉冲发生器的硬件实现 9.1.11 关于电路设计中常用的几个有关名词
标签： Verilog-HDL 9.1 功能描述
上传时间： 2015-09-16
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基于Verilog-HDL的硬件电路的实现 9.4 脉冲频率的测量与显示 9.4.1 脉冲频率的测量原理 9.4.2 频率计的工作原理 9.4.3 频率测量模块的设计与实现 9.4.4 while循环语句的使用方法 9.4.5 门控信号发生模块的设计与实现 9.4.6 频率计的Verilog-HDL描述 9.4.7 频率计的硬件实现
标签： Verilog-HDL 9.4 脉冲 频率
上传时间： 2013-12-01
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VHDL设计中电路简化问题的探讨，从描述方法、设计规则、逻辑函数分析了VHDL设计中容易引起电路复杂化的原因，并提出了相应的解决方法。
上传时间： 2014-10-12
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用verilog设计密勒解码器 一、题目： 设计一个密勒解码器电路 二、输入信号： 1． DIN：输入数据 2． CLK：频率为2MHz的方波，占空比为50％ 3． RESET：复位信号，低有效 三、输入信号说明： 输入数据为串行改进密勒码，每个码元持续时间为8μs，即16个CLK时钟；数据流是由A、B、C三种信号组成； A：前8个时钟保持“1”，接着5个时钟变为“0”，最后3个时钟为“1”。 B：在整个码元持续时间内都没有出现“0”，即连续16个时钟保持“1”。 C：前5个时钟保持“0”，后面11个时钟保持“1”。 改进密勒码编码规则如下： 如果码元为逻辑“1”，用A信号表示。 如果码元为逻辑“0”，用B信号表示，但以下两种特例除外：如果出现两个以上连“0”，则从第二个“0”起用C信号表示；如果在“通信起始位”之后第一位就是“0”，则用C信号表示，以下类推； “通信起始位”，用C信号表示； “通信结束位”，用“0”及紧随其后的B信号表示。 “无数据”，用连续的B信号表示。
上传时间： 2013-12-02
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