简易逻辑分析仪的设计制作流程,完整的报告,和可行性分析
上传时间: 2014-01-27
上传用户:wxhwjf
从算法设计到硬线逻辑的实现 Verilog HDL牛人编写的有关经典书籍,其中包含很多例子
上传时间: 2013-12-03
上传用户:R50974
技术性需求分析 3 一致的逻辑数据 3 优秀的网络环境适应性 3 系统的兼容性 3 开放的界面和接口 3 完备的数据存储、备份管理策略 3 高度的安全性 3 技术性设计思想和原则 3 安全性 4 易操作性 4 适应性及灵活性 4 基于组件的软件开发 4 数据共享 4 系统环境 5 数据库平台 5 数据库模型简介 5 选择数据库的准则 6 本系统数据库选择 9 网络操作系统 9 本系统网络操作系统选择 16 本系统环境 18 系统开发平台 18 .NET平台的基本组成 19 .NET框架(.NET Framework)概述 20 ADO.NET组件 23 .NET Framework 24 .NET 的新特性 24 .NET与J2EE的比较 25 开发语言C# 27
上传时间: 2014-01-21
上传用户:王小奇
本科毕业论文(设计)指导手册包.括毕业论文书写格式、毕业论文的结构、拟定结构提纲、形成论点和论据、引文、图表、加注 论文修改的方法、毕业论文答辩前的准备、毕业论文的结构原则、毕业论文的逻辑、毕业论文的评价、毕业论文的文风、毕业论文的性质和写作意义、 毕业论文的语言等等等等!是要写毕业论文的必备工具
上传时间: 2013-12-24
上传用户:小码农lz
逻辑演绎系统的设计与开发,我的毕业设计。有兴趣的看看。
上传时间: 2013-12-05
上传用户:zhangyigenius
第一章 数字信号处理、计算、程序、算法和硬线逻辑的基本概念 第二章 Verilog HDL设计方法概述 第三章 Verilog HDL的基本语法 第四章 不同抽象级别的Verilog HDL模型 第五章 基本运算逻辑和它们的Verilog HDL模型 第六章 运算和数据流动控制逻辑 第七章 有限状态机和可综合风格的Verilog HDL
上传时间: 2016-02-08
上传用户:ardager
利用一块芯片完成除时钟源、按键、扬声器和显示器(数码管)之外的所有数字电路功能。所有数字逻辑功能都在CPLD器件上用VHDL语言实现。这样设计具有体积小、设计周期短(设计过程中即可实现时序仿真)、调试方便、故障率低、修改升级容易等特点。 本设计采用自顶向下、混合输入方式(原理图输入—顶层文件连接和VHDL语言输入—各模块程序设计)实现数字钟的设计、下载和调试。 一、 功能说明 已完成功能 1. 完成秒/分/时的依次显示并正确计数; 2. 秒/分/时各段个位满10正确进位,秒/分能做到满60向前进位; 3. 定时闹钟:实现整点报时,又扬声器发出报时声音; 4. 时间设置,也就是手动调时功能:当认为时钟不准确时,可以分别对分/时钟进行调整; 5. 利用多余两位数码管完成秒表显示:A、精度达10ms;B、可以清零;C、完成暂停 可以随时记时、暂停后记录数据。 待改进功能: 1. 闹钟只是整点报时,不能手动设置报时时间,遗憾之一; 2. 秒表不能向秒进位,也就是最多只能记时100ms; 3. 秒表暂停记录数据后不能在原有基础上继续计时,而是复位重新开始。 【注意】秒表为后来添加功能,所以有很多功能不成熟!
上传时间: 2014-01-02
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数字逻辑系统和数字设计的课程设计
上传时间: 2016-02-25
上传用户:450976175
基于复杂可编程逻辑器件(CPLD)的120MHz高速A_D采集卡的设计
上传时间: 2014-01-04
上传用户:jhksyghr
ewb仿真 数字逻辑课程设计 使用电脑EWB仿真技术,独立完整地设计一定功能的电子电路
上传时间: 2016-03-07
上传用户:zhuimenghuadie