VERILOG实现多时钟,可以应用于流水线.输入CLK,输出CLK1,CLK2,CLK3
上传时间： 2016-01-26
上传用户：wangchong
现行反馈移位寄存器算法.通过这个算法可以生成一些线性移位寄存器的输出序列
上传时间： 2016-01-26
上传用户：jhksyghr
DA 输出地址0x20400000 由于DAC0832要求输出锁存保持1uS左右 但CPU在读写（对应nGCS4）写信号最大只能到100ns左右 所以外面加了一个地址锁存74573，573锁存下降沿有效（现在是上升沿有效，也可用） 现在电阻不变的情况下，输出0x00，DA输出0V，输出0xff，DA输出1.7V左右
标签： 0x20400000 74573 nGCS4 0832
上传时间： 2014-01-04
上传用户：gaojiao1999
FPGA输出数据的时频域分析GUI界面， 可观察信号的时域频域波形，星座图眼图等特性
上传时间： 2016-01-26
上传用户：lnnn30
此源码是一个在控制台输出万年历的源码，按竖向输出和按横向输出，适合c++初学者学习编写程序
上传时间： 2013-12-18
上传用户：wfl_yy
坐标映射 Coping、CSize和CRect 颜色和颜色对话框 图形设备接口 画 笔 画 刷 绘 图 示 例 字体和字体对话框 常用文本输出函数 文本格式化属性 计算字符的几何尺寸 文档内容显示及其字体 改变 使用图形编辑器 位 图 图标 光 标 打印与打印预览机制 打印与打印预览的设计 完整的示例
上传时间： 2016-01-27
上传用户：pinksun9
重地位DLL 的输入输出表,包括演示程序
上传时间： 2016-01-28
上传用户：ippler8
能够实现PWM输出功能，希望对大家有帮助
上传时间： 2014-06-25
上传用户：WMC_geophy
(2,1,9)卷积码的一个查找表,用与(2,1,9)卷积码的编码,可以根据寄存器的状态来判别输出数.
上传时间： 2016-01-28
上传用户：1079836864
读取后方交会数据 并将其简单换算成相对定向结果 输出到文件
上传时间： 2013-12-27
上传用户：tianjinfan
