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读码器

读码器是,维码的升级版二维码。
  • 51单片机入门教程30课软件工程源码+文档说明

    51单片机入门教程30课软件工程源码+文档说明51单片机入门例程TXT第01课,了解单片机及单片机的控制原理和DX516的用法,控制一个L第02课,用指令方式延时闪烁LED灯第03课,跑马灯试验第04课,读IO,用按钮控制点灯第05课,标记的用法,用一个按键控制1个LED灯的亮灭第06课,用定时器中断闪灯,定时器中断的学习第07课,精确定时1秒钟闪灯第08课,定时器中断跑马灯第09课,自动变速的跑马灯试验第10课,4个按键4级变速的跑马灯试验第11课,一个按键控制的10级变速跑马灯试验第12课,可编程自动控制跑马灯第13课,用外中断方式读按键,控制灯的亮灭第14课,模拟PWM输出控制灯的10个亮度级别第15课,写一个字节到24c02中第16课,读一个24c02字节,读出上一课写入的字节来验证第17课,写入按键次数到24c02,并读出来显示在4个LED上第18课,嘀声报警信号输出试验第19课,嘀嘀嘀间断声光报警信号试验第20课,变频声救护车报警信号输出试验第21课,按键音试验第22课,音阶声音输出试验第23课,按键控制音阶声音输出(电子琴)第24课,单个按键控制多个音阶声音输出第25课,乐谱方式输入的音乐播放第26课,亮灯倒计时10秒,开始播放音乐第27课,三个按键选择三首不同的音乐播放第28课,一个按键选择播放六首音乐第29课,本课试验写老鼠爱大米的乐谱到24c02中第30课,从24c02中读出音乐来并播放音乐

    标签: 51单片机

    上传时间: 2021-11-10

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  • 有源带通滤波器有源低通滤波器有源高通滤波器有源陷波器有源谐振滤波器5个Multisim源码文件

    有源带通滤波器有源低通滤波器有源高通滤波器有源陷波器有源谐振滤波器5个Multisim源码文件

    标签: 有源带通滤波器 谐振 multisim

    上传时间: 2021-11-12

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  • STM32 F0 F1 F4L系列+C8051单片机读写W5500模块软件例程源码

    STM32 F0  F1 F4L系列+C8051单片机读写W5500模块软件例程源码:C8051+W5500_Keil4.72.rarDHCP+TCP Server中断代码V1.0.rarKeepalive.rarkeilkill.batPPPoE.rarSTM32F0+W5500_Keil4.72.rarSTM32F1+W5500_Keil4.72.rarSTM32F4+W5500_Keil4.72.rar

    标签: stm32 c8051 单片机 w5500

    上传时间: 2021-11-13

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  • 基于ATtiny13的键控简单调光器源码

    基于ATtiny13的键控简单调光器源码基于ATtiny13的键控简单调光器源码

    标签: attiny13

    上传时间: 2021-12-15

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  • 基于Arduino和esp32的网络广播播放器源码

    基于Arduino和esp32的网络广播播放器源码基于Arduino和esp32的网络广播播放器源码

    标签: arduino esp32 网络广播播放器

    上传时间: 2021-12-17

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  • DIY太阳能追踪器 智能移动太阳能板源码

    DIY太阳能追踪器,智能移动太阳能板源码DIY太阳能追踪器,智能移动太阳能板源码

    标签: 太阳能追踪器

    上传时间: 2021-12-17

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  • 使用Arduino和DFPlayer Mini制作带LCD的MP3播放器源码

    使用Arduino和DFPlayer Mini制作带LCD的MP3播放器源码使用Arduino和DFPlayer Mini制作带LCD的MP3播放器源码

    标签: arduino

    上传时间: 2021-12-18

    上传用户:20125101110

  • 基于FPGA设计的sdram读写测试实验Verilog逻辑源码Quartus工程文件+文档说明 DR

    基于FPGA设计的sdram读写测试实验Verilog逻辑源码Quartus工程文件+文档说明,DRAM选用海力士公司的 HY57V2562 型号,容量为的 256Mbit,采用了 54 引脚的TSOP 封装, 数据宽度都为 16 位, 工作电压为 3.3V,并丏采用同步接口方式所有的信号都是时钟信号。FPGA型号Cyclone4E系列中的EP4CE6F17C8,Quartus版本17.1。timescale 1ps/1psmodule top(input                        clk,input                        rst_n,output[1:0]                  led,output                       sdram_clk,     //sdram clockoutput                       sdram_cke,     //sdram clock enableoutput                       sdram_cs_n,    //sdram chip selectoutput                       sdram_we_n,    //sdram write enableoutput                       sdram_cas_n,   //sdram column address strobeoutput                       sdram_ras_n,   //sdram row address strobeoutput[1:0]                  sdram_dqm,     //sdram data enable output[1:0]                  sdram_ba,      //sdram bank addressoutput[12:0]                 sdram_addr,    //sdram addressinout[15:0]                  sdram_dq       //sdram data);parameter MEM_DATA_BITS          = 16  ;        //external memory user interface data widthparameter ADDR_BITS              = 24  ;        //external memory user interface address widthparameter BUSRT_BITS             = 10  ;        //external memory user interface burst widthparameter BURST_SIZE             = 128 ;        //burst sizewire                             wr_burst_data_req;       // from external memory controller,write data request ,before data 1 clockwire                             wr_burst_finish;         // from external memory controller,burst write finish

    标签: fpga sdram verilog quartus

    上传时间: 2021-12-18

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  • FPGA片内FIFO读写测试Verilog逻辑源码Quartus工程文件+文档说明 使用 FPGA

    FPGA片内FIFO读写测试Verilog逻辑源码Quartus工程文件+文档说明,使用 FPGA 内部的 FIFO 以及程序对该 FIFO 的数据读写操作。FPGA型号Cyclone4E系列中的EP4CE6F17C8,Quartus版本17.1。timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////module fifo_test( input clk,           //50MHz时钟 input rst_n              //复位信号,低电平有效 );//-----------------------------------------------------------localparam      W_IDLE      = 1;localparam      W_FIFO     = 2; localparam      R_IDLE      = 1;localparam      R_FIFO     = 2; reg[2:0]  write_state;reg[2:0]  next_write_state;reg[2:0]  read_state;reg[2:0]  next_read_state;reg[15:0] w_data;    //FIFO写数据wire      wr_en;    //FIFO写使能wire      rd_en;    //FIFO读使能wire[15:0] r_data; //FIFO读数据wire       full;  //FIFO满信号 wire       empty;  //FIFO空信号 wire[8:0]  rd_data_count;  wire[8:0]  wr_data_count;  ///产生FIFO写入的数据always@(posedge clk or negedge rst_n)begin if(rst_n == 1'b0) write_state <= W_IDLE; else write_state <= next_write_state;endalways@(*)begin case(write_state) W_IDLE: if(empty == 1'b1)               //FIFO空, 开始写FIFO next_write_state <= W_FIFO; else next_write_state <= W_IDLE; W_FIFO: if(full == 1'b1)                //FIFO满 next_write_state <= W_IDLE; else next_write_state <= W_FIFO; default: next_write_state <= W_IDLE; endcaseendassign wr_en = (next_write_state == W_FIFO) ? 1'b1 : 1'b0; always@(posedge clk or negedge rst_n)begin if(rst_n == 1'b0) w_data <= 16'd0; else    if (wr_en == 1'b1)     w_data <= w_data + 1'b1; else          w_data <= 16'd0; end///产生FIFO读的数据always@(posedge clk or negedge rst_n)begin if(rst_n == 1'b0) read_state <= R_IDLE; else read_state <= next_read_state;endalways@(*)begin case(read_state) R_IDLE: if(full == 1'b1)               //FIFO满, 开始读FIFO next_read_state <= R_FIFO; else next_read_state <= R_IDLE; R_FIFO: if(empty == 1'b1)   

    标签: fpga fifo verilog quartus

    上传时间: 2021-12-19

    上传用户:20125101110

  • 基于ARM-FPGA的IRIG-B码产生器的研制

    基于ARM-FPGA的IRIG-B码产生器的研制这是一份非常不错的资料,欢迎下载,希望对您有帮助!

    标签: arm fpga

    上传时间: 2021-12-30

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