给出了由(2 ,1 ,N) 系列卷积码作为母码产生的punctured 卷积码的编码及其Viterbi 译码的 软件实现方法,从而为各种不同码率的卷积码的编、译码给出了一种通用的实现方法,并且为多级 编码分量码的设计提供了条件
标签： punctured Viterbi 卷积码 实现方法
上传时间： 2013-11-30
上传用户：zhengzg
VHDL编写的汉明纠错码译码器,数字传输中汉明纠错码的译码所用
标签： VHDL 汉 纠错码 编写
上传时间： 2014-12-05
上传用户：笨小孩
3－8 VHDL 译码器 请
标签： VHDL 译码器
上传时间： 2014-01-22
上传用户：集美慧
基于MATLAB的2_1_7_维特比译码器的并行算法实现
标签： MATLAB 译码器 并行算法
上传时间： 2016-06-09
上传用户：古谷仁美
Description Calculate a+b Input Two integer a,b (0<=a,b<=101000) Output Output a + b Sample Input 5 7 Sample Output 12
标签： Description Calculate integer 101000
上传时间： 2014-01-25
上传用户：tonyshao
rs的译码器，rs译码是一个比较复杂的过程
标签： 译码器
上传时间： 2014-01-17
上传用户：1583060504
38译码器的设计，使用vhdl设计译码器，可以下载到开发板上看结果
上传时间： 2013-12-17
上传用户：lnnn30
37个经典的VHDL程序。有比较器、七段译码器、状态机等。
标签： VHDL 程序 比较器 状态
上传时间： 2016-07-13
上传用户：541657925
用VERILOG语言实现了常用3-8译码器.
标签： VERILOG 语言 译码器
上传时间： 2014-01-19
上传用户：xg262122
bch码的编码与译码器实现，面向对象实现
标签： bch 编码 译码器
上传时间： 2014-01-07
上传用户：dongqiangqiang
