基于Verilog-HDL的硬件电路的实现 9.7 步进电机的控制 9.7.1 步进电机驱动的逻辑符号 9.7.2 步进电机驱动的时序图 9.7.3 步进电机驱动的逻辑框图 9.7.4 计数模块的设计与实现 9.7.5 译码模块的设计与实现 9.7.6 步进电机驱动的Verilog-HDL描述 9.7.7 编译指令-"宏替换`define"的使用方法 9.7.8 编译指令-"时间尺度`timescale"的使用方法 9.7.9 系统任务-"$finish"的使用方法 9.7.10 步进电机驱动的硬件实现
标签： Verilog-HDL 步进电机驱动 9.7 硬件电路
上传时间： 2014-01-23
上传用户：拔丝土豆
含有：多时钟系统设计，如何处理建立保持时间，如何处理内部三态电路，消除组合逻辑产生的毛刺，用单片机配置fpga
上传时间： 2015-09-17
上传用户：大三三
本实验只为了解教学系统中8位八段数码管显示模块的工作原理，设计标准扫描驱动电路模块.
上传时间： 2015-10-02
上传用户：米卡
本文详细介绍了制作电路板的方法及步骤. 实验板的功能 这个实验板可以做如下实验： 1．可以进行运算器（加、减、乘和除法）、比较器、译码器、编码器、选择器、分配器和一般组合电路的实验 2．可以进行触发器、寄存器、计数器和一般时序电路的实验 3．可以进行频率计电路、时钟电路、计时电路、交通灯等复杂数字系统的实验 4．加扩展板可以进行A/D、D/A、串行E2ROM和8031单片机等方面的实验
上传时间： 2015-10-02
上传用户：colinal
悬挂运动控制系统，电子竞赛作品，包括很多子程序和硬件电路。
上传时间： 2014-01-10
上传用户：xieguodong1234
为了测量 DVD的Jitter ,需要知道刻录时钟。针对 DVD 特殊的数据格式 NRZI,提出一个专用的时钟恢复系 统 ,用于从读出的 RF信号中恢复写时钟。这个系统采用基于锁相环的双环结构。介绍系统结构、各个模块的构成原理、数 学模型 ,并结合 Simulink 给出仿真结果。理论和实验证明 ,该系统既可作为测量 DVD Jitter 的硬件电路设计的参考 ,也可作 为软件设计的工具。
上传时间： 2015-10-13
上传用户：1079836864
Multisim 8可以将不同类型的电路组成混合电路进行仿真，界面直观，操作方便。本文先研究Multisim 8的操作方法及其应用实例。之后分别根据交通灯系统和出租车计价器系统的设计要求提出其改进的系统实施方案。然后根据两系统的改进方案，分别设计其数据子系统和控制子系统，并画出实现的电原理图，其中部分模块用VHDL语言实现。最后在Multisim 8中进行仿真，验证两系统的改进方案均正确实现了各自设计要求中的诸项功能。
上传时间： 2014-12-22
上传用户：ayfeixiao
本系统是以凌阳SPCE061A单片机为核心控制器，具有电流可预置、可步进调整、输出的电流信号和预置的电流信号可同时显示的数控直流电流源。系统主要包括：凌阳SPCE061A精简开发板、键盘与显示电路、压控恒流源电路、校正电路、电源电路等。系统中通过键盘按键对电流值进行预置，凌阳SPCE061A单片机送出相应的数字信号，经过D/A转换、信号放大、电平转换、压控恒流源，再输出所需电流；实际输出的电流经过精密电阻变成取样电压信号，经高输入阻抗放大器、A/D转换器，将信号反馈到凌阳SPCE061A单片机中构成闭环控制；通过液晶显示器显示此信号的值。
上传时间： 2014-01-22
上传用户：fxf126@126.com
介绍了基于FPGA的多功能计程车计价器的电路设计。该设计采用了可编程逻辑器件FPGA的ASIC设计，并基于超高速硬件描述语言VHDL在Xilinx公司的SpartanⅡ系列的2sc200PQ208-5芯片上编程实现了整个系统的控制部分，整个自动控制系统由四个模块构成：秒分频模块、控制模块、计量模块和译码显示模块。该设计不仅仅实现了显示计程车计费的功能，其多功能表现在它可以通过选择键选择显示计程车累计走的总路程和乘客乘载的时间。计时、计程、计费准确可靠，应用于实际当中有较好的实用价值和较高的可行性
上传时间： 2015-10-24
上传用户：偷心的海盗
数字通信系统的设计及其性能和所传输的数字信号的统计特性有关。所谓 加扰技术，就是不增加多余度而扰乱信号，改变数字信号的统计特性，使其近 似于白噪声统计特性的一种技术。这种技术的基础是建立在反馈移位寄存器序 列（伪随机序列）理论之上的。解扰是加扰的逆过程，恢复原始的数字信号。 如果数字信号具有周期性，则信号频谱为离散的谱线，由于电路的非线 性，在多路通信系统中，这些谱线对相邻信道的信号造成串扰。而短周期信号 经过扰码器后，周期序列变长，谱线频率变低，产生的非线性分量落入相邻信 道之外，因此干扰减小。 在有些数字通信设备中，从码元“0”和“1”的交变点提取定时信息，若 传输的数字信号中经常出现长的“1”或“0”游程，将影响位同步的建立和保 持。而扰码器输出的周期序列有足够多的“0”、“1”交变点，能够保证同步 定时信号的提取。
上传时间： 2014-01-23
上传用户：star_in_rain
