定义数据类型为AComplex,其中,复数的实部和虚部均为整数,包含创建一个复数和输出一个复数的基本运算,在此基础上再定义两个复数运算的抽象数据类型为BComplex,包含两个复数的加法、减法、乘法运算。编写程序实现这两个抽象数据类型,并采用相关数据测试。
上传时间: 2019-12-07
上传用户:suner12
ADXL345加速度传感器完整资料含测试程序,保证能用。包含原理图,程序,数据手册等
上传时间: 2019-12-30
上传用户:Marco
毕业论文-基于Arduino的温度测试系统设计摘要在物质文化水平逐渐提高的社会背景下,智能家居逐渐兴起,现如今已经具有一定的规模。基于arduino的数据采集端以及基于Android的数据接收终端是本文的研究对象,全文设计了智能家居的一个子系统——温度测试系统。该基于arduino的温度测试系统主要涉及了以下几个领域:Android 平台的软件开发、Arduino 平台的软硬件构成、蓝牙通信的简单应用、温度数据采集实际操作。该系统主要由Arduino UNO主控板、Arduino Xbee V5 传感器扩展板、DS18B20 数字温度传感器、Bluetooth V3蓝牙通信模块、Android终端机构成。以蓝牙作为媒介,通过Arduino组件和 Android组件的连接,完成了从传感器收集数据传输到终端机的过程。本课题设计温度测试系统,操作简单,界面简洁,测试结果观测很直接,整个系统运行稳定流畅。本温度测试系统也可用于其他很多行业,应用范围很广泛,非常值得进一步开发与升级。关键词 智能家居;Arduino;Android;温度测试
上传时间: 2021-10-16
上传用户:jason_vip1
MAX30102芯片心率血氧传感器模块传感器模块软硬件设计资料包括STM32测试源码AD设计原理图及心率及血氧参考设计资料:参考代码及实验数据工程文件及库心率及血氧参考设计资料芯片数据手册1771.pdf2ES Teck PEMS White Paper.pdf31930_accessories.pdf5273c08fe2b6b_1_4264142A_EN_p.pdfAvant 2120 Brochure.pdfcelyon-1057-daeg.pdfDr. Bob case study for dental.pdfenvitec.pdfgclarke-2015-MASc-thesis.pdfiadt02i4p261.pdfIHE_PCD_Suppl_POI.pdfijcsit2014050679.pdfIMECS2009_pp1537-1540.pdfLuksSwensonPulseOximetryatHighAltitude.pdfMI_CCHD_Screener_Tips_Flier_3-21-13_422078_7.pdfMoon.pdfnotes6.pdfpansw_spo2_sensor.pdfPK_EN_MAsimo2008Product Catalog.pdfpm-60a-spo2-report-4.pdfpulse-oximetry-at-home.pdfpulse-oximetry.pdfpulse.pdfPulseOxFinal_low.pdfpulse_ox.pdfpxc3976461.pdfReusable SpO2 Sensors.pdfSP02-cross-reference-sensor.pdfsprt533.pdfsszb140.pdfview.pdf
上传时间: 2021-11-24
上传用户:fliang
基于FPGA设计的sdram读写测试实验Verilog逻辑源码Quartus工程文件+文档说明,DRAM选用海力士公司的 HY57V2562 型号,容量为的 256Mbit,采用了 54 引脚的TSOP 封装, 数据宽度都为 16 位, 工作电压为 3.3V,并丏采用同步接口方式所有的信号都是时钟信号。FPGA型号Cyclone4E系列中的EP4CE6F17C8,Quartus版本17.1。timescale 1ps/1psmodule top(input clk,input rst_n,output[1:0] led,output sdram_clk, //sdram clockoutput sdram_cke, //sdram clock enableoutput sdram_cs_n, //sdram chip selectoutput sdram_we_n, //sdram write enableoutput sdram_cas_n, //sdram column address strobeoutput sdram_ras_n, //sdram row address strobeoutput[1:0] sdram_dqm, //sdram data enable output[1:0] sdram_ba, //sdram bank addressoutput[12:0] sdram_addr, //sdram addressinout[15:0] sdram_dq //sdram data);parameter MEM_DATA_BITS = 16 ; //external memory user interface data widthparameter ADDR_BITS = 24 ; //external memory user interface address widthparameter BUSRT_BITS = 10 ; //external memory user interface burst widthparameter BURST_SIZE = 128 ; //burst sizewire wr_burst_data_req; // from external memory controller,write data request ,before data 1 clockwire wr_burst_finish; // from external memory controller,burst write finish
标签: fpga sdram verilog quartus
上传时间: 2021-12-18
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FPGA片内FIFO读写测试Verilog逻辑源码Quartus工程文件+文档说明,使用 FPGA 内部的 FIFO 以及程序对该 FIFO 的数据读写操作。FPGA型号Cyclone4E系列中的EP4CE6F17C8,Quartus版本17.1。timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////module fifo_test( input clk, //50MHz时钟 input rst_n //复位信号,低电平有效 );//-----------------------------------------------------------localparam W_IDLE = 1;localparam W_FIFO = 2; localparam R_IDLE = 1;localparam R_FIFO = 2; reg[2:0] write_state;reg[2:0] next_write_state;reg[2:0] read_state;reg[2:0] next_read_state;reg[15:0] w_data; //FIFO写数据wire wr_en; //FIFO写使能wire rd_en; //FIFO读使能wire[15:0] r_data; //FIFO读数据wire full; //FIFO满信号 wire empty; //FIFO空信号 wire[8:0] rd_data_count; wire[8:0] wr_data_count; ///产生FIFO写入的数据always@(posedge clk or negedge rst_n)begin if(rst_n == 1'b0) write_state <= W_IDLE; else write_state <= next_write_state;endalways@(*)begin case(write_state) W_IDLE: if(empty == 1'b1) //FIFO空, 开始写FIFO next_write_state <= W_FIFO; else next_write_state <= W_IDLE; W_FIFO: if(full == 1'b1) //FIFO满 next_write_state <= W_IDLE; else next_write_state <= W_FIFO; default: next_write_state <= W_IDLE; endcaseendassign wr_en = (next_write_state == W_FIFO) ? 1'b1 : 1'b0; always@(posedge clk or negedge rst_n)begin if(rst_n == 1'b0) w_data <= 16'd0; else if (wr_en == 1'b1) w_data <= w_data + 1'b1; else w_data <= 16'd0; end///产生FIFO读的数据always@(posedge clk or negedge rst_n)begin if(rst_n == 1'b0) read_state <= R_IDLE; else read_state <= next_read_state;endalways@(*)begin case(read_state) R_IDLE: if(full == 1'b1) //FIFO满, 开始读FIFO next_read_state <= R_FIFO; else next_read_state <= R_IDLE; R_FIFO: if(empty == 1'b1)
上传时间: 2021-12-19
上传用户:20125101110
在使用ST FOC电机库时,当使用Hall信号作为位置信号时,需要输入同步电角度数据,这个数据根据当前使用电机的特性进行输入,会在每次Hall信号变化时同步电角度,如果角度偏差较大时会影响控制效果,可能带来效率或者电机的震荡,初始测试还是有必要的,本文详细说明测试注意事项以及测试方法。
标签: 电机控制
上传时间: 2022-02-22
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(1)介绍了模拟电路故障诊断技术发展和现状,对现有的主要诊断方法以及近年来先进的神经网络理论和技术以及数据融合技术在模拟电路故障诊断领域中的应用进行了简单的论述(2)对神经网络方法的基本原理及其在模拟电路故障诊断中的优势进行了详细的介绍,包括神经网络的分类和神经网络的学习规则。详细说明在电路故障诊断中应用最广泛的BP神经网的设计、训练和测试方法,并对一个两级RC耦合放大器电路例进行了测试、神经网络训练和诊断。(3)介绍了数据融合技术的概念、优缺点、基本方法及其在各个领域的应用情况。然后对于数据融合具体方法,着重研究了 Bayes统计融合方法Dempster-Shafer证据理论融合方法以及模糊集理论融合方法。最后采用基于待定系数法的隶属度构造法以及模糊融合的方法对实例电路进行了故障诊断。(4)提出了一种新的利用包含元件直流特性信息的静态工作点电压和包含元件交流特性信息的不同频率激励下输出电压峰值与输出电压峰值的比值两类信息进行数据融合诊断的方法,保证故障信息量的同时降低了获取难度,应用模糊数学的理论,通过模糊变换将两类故障信息通过两个神经网络诊断得出的故障求属度进行决策层的数据融合,较好的解决了了单神经网络诊断信息量不足,由于电路元件互相影响而产生的故障诊断不确定性的问题以及待融合故障信息隶属度获取困难的问题,使得诊断准确率得到较为明显的提高本文提出的基于数据融合和神经网络的方法可以实现对模拟电路的故障进行准确实时快速诊断,具有一定的实用价值。关健词:模拟电路;数据融合;神经网络;模糊集理论
标签: 数据融合
上传时间: 2022-03-17
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数字电子技术基础实验+标准集成电路数据手册--TTL电路 高速CMOS电路接口电路 电子书4本合集电子、通信、计算机、信息与自动控制等专业开设的《数字电子技术 基础》及其实验等专业基础课,旨在加深学生对理论知识的理解,培养学 生分析、设计、组装和调试数字电路的基本技能,掌握科学的实验方法, 为以后其它专业课的学习打下坚实的基础。为此,应加强各种形式的实践 活动。 随着科学技术的发展,尤其是微电子技术和计算机技术的发展,数字电 路的实验手段不断得到更新、完善和发展。除了采用常规的 TTL、COMS 器件 (逻辑门电路,触发器,计数器等)进行实验外,以后将逐步走向使用 PLD (可编程逻辑器件)进行实验、开发。采用 CPLD/FPGA 可编程逻辑器件,借 助计算机辅助设计软件进行数字电路的设计,这种硬件软件化的方法具有设 计容易,修改和调试方便的优点,有效的提高了实验效率。 本书根据教育部启动的“面向 21 世纪高等工程教育教学内容和课程体 系改革计划”的要求,在厂家所提供的资料及设备基础上编写而成,涵盖了 《数字电子技术基础》课程全部实验内容,建立一种综合性、开放性、设计 性和创造性的实验教学模式,可根据专业教学要求选择实验内容。 实验内容的安排遵循由浅入深,由易到难的原则,考虑不同层次需要, 既有测试、验证的内容,也有设计、研究的内容,可以充分发挥学生的主动 性和创造性,进一步提高学生的实验技能和理论分析能力。
上传时间: 2022-03-20
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随着汽车电子技术的发展,汽车作为一种融合了当代多种高新技术的交通工具,需要采用越来越多的电子控制系统,这些复杂的系统控制需要检测及交换大量数据,传统的点对点控制方式不但布线复杂、昂贵,而且可靠性差、重量大维护成本高,已经无法满足现代汽车的通信要求,为了解决上面这些问题,德国BOSCH公司的CAN总线控制应运而生,且日前得到了广泛应用。为了应对当前某些整车厂对车载CAN总线控制系统应用的需求,以及解决由于没有一个开放的CAN应用层协议,使不同配套厂的设备之间不能互操作的问题论文以基于SAEJ939协议的汽车CAN总线控制系统设计与测试作为研究课题制定了基于SAEJ939协议的CAN应用层协议并设计开发了CAN总线控制模块结合项目组已有的技术基础,论文首先研究了CAN总线协议特点和实现该技术的要求,并研究分析了CAN总线的应用层协议规范SAE939,在此基础上,根据某整车厂需求,分别从网络拓扑结构的总体设计、模块的信号定义、信息发送周期选择、报文优先级分配以及节点地址定义等几个方面设计制定了一套具有良好扩展性的汽车CAN应用层协议。此外,课题还完成了CAN总线控制模块的全部硬件设计,通过软件开发实现了所制定的CAN应用层协议以及各控制模块的功能为了验证CAN总线系统设计方案和所制定的CAN应用层协议的可行性,以及测试网络性能,课题对CAN总线控制模块和CAN网络系统进行CAN模块的致性测试,CAN控制模块通信功能测试,以及应用cAN总线开发工具 CANoe进行的CAN总线仿真实验和整个系统平台测试。通过研究这些实验和测试的结果验证了CAN总线控制系统的实时性、可靠性和稳定性,证明了课题设计方案可行此外,误题的研究也为实现具有自主知识产权的汽车CAN总线控制技术的产品化积累了经验,课题也因此具备继续研究开发的意义和良好的经济的前景
标签: 汽车CAN总线
上传时间: 2022-03-23
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