为了满足某测控平台的设计要求，设计并实现了基于FPGA的六通道HDLC并行通信系统。该系统以FPGA为核心，包括FPGA、DSP、485转换接口等部分。给出了系统的电路设计、关键模块及软件流程图。测试结果表明，系统通讯速度为1 Mb/s，并且工作稳定，目前该设计已经成功应用于某样机中。
上传时间： 2013-11-25
上传用户：王成林。
在分析和比较现有电力测温技术的基础上，从标签的选用和读卡器的设计两方面介绍了一种新型的射频监控系统的设计方案,重点介绍了系统在Window CE操作系统下的软件功能的设计，并给出了系统软件设计的整体流程图。
上传时间： 2013-11-18
上传用户：ouyang426
针对传统PID控制系统参数整定过程存在的在线整定困难和控制品质不理想等问题，结合BP神经网络自学习和自适应能力强等特点，提出采用BP神经网络优化PID控制器参数。其次，为了加快BP神经网络学习收敛速度，防止其陷入局部极小点，提出采用粒子群优化算法来优化BP神经网络的连接权值矩阵。最后，给出了PSO-BP算法整定优化PID控制器参数的详细步骤和流程图，并通过一个PID控制系统的仿真实例来验证本文所提算法的有效性。仿真结果证明了本文所提方法在控制品质方面优于其它三种常规整定方法。
上传时间： 2014-03-21
上传用户：diets
摘 要：介绍了一种基于RS-485总线的新型红外报警器—“一线通”系统，该系统不仅可以及时准确发现报警目标，而且还可以避免线材的大量消耗，同时还具有良好的人机交互接口，因而在家居、工厂、仓库、商店以及金融等部门的安防设备市场极具发展前景。分析了该新型红外报警器的硬件组成，阐述了系统工作原理，介绍了软件的设计思想，并给出了主程序的流程图。
上传时间： 2013-11-11
上传用户：bcjtao
labview 虚拟仪器入门labview 程序又称虚拟仪器，即VI，其外观和操作类似于真实的物理仪器（如示波器和万用表）。labview拥有一整套工具用于数据采集、分析、显示和存储数据，以及解决用户编写代码中可能出现的问题。labview 提供众多输入控件和显示控件用于创建用户界面，即前面板。输入控件是指旋钮、按钮、转盘等输入装置。显示控件是指图形、指示灯等输出显示装置。创建用户界面后，可用VI和结构来添加代码，从而控制前面板对象。labview 的图形化源代码在某种程度上类似于流程图，labview 可与一些硬件（如数据采集、视觉、运动控制设备、GPIB、PXI、VXI、RS232 以及RS485等仪器）进行通信。
上传时间： 2013-11-16
上传用户：gxf2016
文中首先研究了广义K分布模型及其统计特性,得到了相关系数之间的非线性关系。从而利用零记忆非线性变换(ZMNL)方法仿真了相关广义K分布杂波,给出了基于ZMNL法的相关广义K分布杂波序列仿真原理和算法流程图,并仿真了几种经典的特殊广义K分布。
上传时间： 2013-10-24
上传用户：cccole0605
介绍了一种基于ADSP-TS201的无线电测向系统。给出了系统的总体结构和工作原理，研究了MUSIC测向算法及基于零点预处理的波束合成算法，介绍了DSP模块的设计思想和程序流程图。实验证明，高性能的DSP芯片和优越的阵列信号处理算法保证了系统能够快速、准确地对信号进行定位和跟踪，满足了系统需求。
上传时间： 2013-11-17
上传用户：Bert520
为了正确反映基于光电位置敏感器(PSD)的微位移传感器的特性，首先介绍了一维光电位置敏感器的工作原理并分析了利用PSD结合光学三角测量法将位移信号转换成电压信号的工作原理，得出基于PSD的微位移传感器被测试件位移量与相关测量电路输出电压(S，V)关系特征，然后基于最小二乘估计算法基本原理， 提出了运用MATLAB语言建立PSD的为了正确反映基于光电位置敏感器(PSD)的微位移传感器的特性，首先介绍了一维光电位置敏感器的工作原理并分析了利用PSD结合光学三角测量法将位移信号转换成电压信号的工作原理，得出基于PSD的微位移传感器被测试件位移量与相关测量电路输出电压(S，V)关系特征，然后基于最小二乘估计算法基本原理， 提出了运用MATLAB语言建立PSD的微位移传感器(S，V)关系特征的数学模型的方法， 给出了建模的程序流程图以及仿真结果。微位移传感器(S，V)关系特征的数学模型的方法， 给出了建模的程序流程图以及仿真结果。
上传时间： 2014-07-26
上传用户：R50974
IP核生成文件：（Xilinx/Altera 同） IP核生成器生成 ip 后有两个文件对我们比较有用，假设生成了一个 asyn_fifo 的核，则asyn_fifo.veo 给出了例化该核方式（或者在 Edit－》Language Template-》COREGEN 中找到verilog/VHDL 的例化方式）。asyn_fifo.v 是该核的行为模型，主要调用了 xilinx 行为模型库的模块，仿真时该文件也要加入工程。（在 ISE中点中该核，在对应的 processes 窗口中运行“ View Verilog Functional Model ”即可查看该 .v 文件）。如下图所示。
上传时间： 2013-10-20
上传用户：lingfei
FPGA 设计人员在满足关键时序余量的同时力争实现更高性能，在这种情况下，存储器接口的设计是一个一向构成艰难而耗时的挑战。Xilinx FPGA 提供 I/O 模块和逻辑资源，从而使接口设计变得更简单、更可
上传时间： 2013-11-06
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