流水线<b>加法器</b>

用一位全加器组成四位全加器. 所用语言是Verilog HDL. 主要用在加法器的设计中。

用一位全加器组成四位全加器. 所用语言是Verilog HDL. 主要用在加法器的设计中。

标签： Verilog HDL 全加器语言

上传时间： 2015-05-02

上传用户：zukfu
11,13,16位超前进位加法器的Verilog HDL源代码。

11,13,16位超前进位加法器的Verilog HDL源代码。

标签： Verilog HDL 11 13

上传时间： 2013-12-28

上传用户：ouyangtongze
这个是带输入的加法器vhdl代码,是带有输入端和进位的.

这个是带输入的加法器vhdl代码,是带有输入端和进位的.

标签： vhdl 输入加法器代码

上传时间： 2013-11-30

上传用户：gxf2016
这个是带先行进位的加法器的vhdl代码,比较复杂,仅仅供大家参考.

这个是带先行进位的加法器的vhdl代码,比较复杂,仅仅供大家参考.

标签： vhdl 进位加法器代码

上传时间： 2014-01-03

上传用户：klin3139
测试向量波形产生：VHDL实例---加法器源程序

测试向量波形产生：VHDL实例---加法器源程序

标签： VHDL 测试向量加法器

上传时间： 2013-12-04

上传用户：225588
Ripple Adder: 16-bit 全加,半加及ripple adder的设计及VHDL程序 Carry Look ahead Adder:4, 16, 32 bits 前置进位加法器的设计方

Ripple Adder: 16-bit 全加,半加及ripple adder的设计及VHDL程序 Carry Look ahead Adder:4, 16, 32 bits 前置进位加法器的设计方案及VHDL程序 Carry Select Adder:16 Bits 进位选择加法器的设计方案及VHDL程序

标签： Adder Ripple ripple Carry

上传时间： 2015-05-13

上传用户：我们的船长
vhdl 测试向量含测试向量（Test Bench）和波形产生：VHDL实例---相应加法器的测试向量（test bench).txt

vhdl 测试向量含测试向量（Test Bench）和波形产生：VHDL实例---相应加法器的测试向量（test bench).txt

标签： Bench bench vhdl Test

上传时间： 2015-05-13

上传用户：天涯
16位高速加法器

16位高速加法器，采用verilog语言编写，已经成功仿真，能够运行

标签： 加法器

上传时间： 2013-12-24

上传用户：aix008
这是用vhdl编写的四位加法器

这是用vhdl编写的四位加法器，请多指教

标签： vhdl 编写加法器

上传时间： 2013-12-12

上传用户：yepeng139
基于maxplus2的八位加法器

基于maxplus2的八位加法器，已经通过仿真

标签： maxplus2 加法器

上传时间： 2014-01-19

上传用户：cc1