基于Verilog HDL的16位超前进位加法器 分为3个功能子模块
标签： Verilog HDL 进位 加法器
上传时间： 2014-01-07
上传用户：yyyyyyyyyy
32位元浮点数加法器,用于以VHDL编写的32位元CPU
标签： VHDL CPU 浮点数 加法器
上传时间： 2014-12-19
上传用户：坏天使kk
乘法器功能 直接实现两个数字信号的相乘～
标签： 乘法器 数字信号
上传时间： 2017-06-06
上传用户：bruce5996
利用verilog hdl编写的浮点加法器运算单元，单精度。
标签： verilog hdl 编写 浮点
上传时间： 2013-11-29
上传用户：王庆才
设计一个一元多项式加法器：两个多项式相加，输出多项式并计算
标签： 多项式 加法器
上传时间： 2014-01-04
上传用户：wendy15
实现十六位加法器，是书籍上配套的应该可用
标签： 十六位 加法器
上传时间： 2013-12-21
上传用户：alan-ee
一个用vhdl硬件描述语言实现的一个比较简单的除法器
标签： vhdl 硬件描述语言 比较 除法器
上传时间： 2017-06-12
上传用户：waitingfy
这是一个用vhdl硬件描述语言实现的乘法器而不是多路选择器
标签： vhdl 硬件描述语言 乘法器 多路
上传时间： 2013-12-31
上传用户：songyue1991
restoring除法器设计 经典算法了，可以仿真通过
标签： restoring 除法器 算法
上传时间： 2014-01-21
上传用户：aysyzxzm
22位流水线加法器，altera公司仿真坏境可用。
标签： 流水线加法器
上传时间： 2013-12-18
上传用户：日光微澜
