GAL设计的累加器，译码器的原代码。已经测试成功，并且生成可烧写的JED文件！
上传时间： 2015-07-06
上传用户：cc1015285075
EWB做的多功能数字钟 由振荡器输出稳定的高频脉冲信号作为时间基准，经分频器输出标准的秒脉冲，秒计数器满60向分计数器进位，分计数器满60向小时计数器进位，小时计数器按“12翻1”规律计数，计数器经译码器送到显示器；计数出现误差可用校时电路进行校时、校分、校秒， 可发挥部分：使闹钟具有可整点报时与定时闹钟的功能。
上传时间： 2015-08-06
上传用户：zhangyi99104144
密码锁的VHDL实现，分为几个部分。包括除颤抖电路，译码器，等
上传时间： 2014-12-20
上传用户：标点符号
目录结构 ├─WuYuFei ├─WuYufei_matlab ├─cap_turbo ├─mother └─paper constituent_decoder_SemiTh.m constituent_decoder_logmap.m constituent_decoder_max.m constituent_decoder_Th.m 这四个文件是子译码器 interleaver_3GPP.m 3GPP标准的交织器。Turbo.m中可以选择是用伪随机交织还是3GPP标准交织 decoder_all_algorithm.m 译码器，其中包含了3种译码算法 test_OverLoad_menu.m 对运算负荷的测试程序 test_algorithm_menu.m 对算法的测试程序 Shannon_Limit.m 香农限 test_uncoded_BPSK.m test_uncoded_BPSK_theory.m 未编码BPSK的性能，一个是理论的，另外一个是测试的。
标签： constituent_decoder_SemiTh WuYufei_matlab cap_turbo WuYuFei
上传时间： 2015-10-15
上传用户：从此走出阴霾
本人把这次课程设计作为培养实践能力的初次练兵，以数字通信中的编码器、译码器及锁存器为核心设计了八路抢答器。
标签： 实践
上传时间： 2015-10-27
上传用户：leehom61
本程序以XILINX公司的ISE８.２为开发平台，采用VHDL为开发语言，实现了一个简单的译码器，适合处学者
上传时间： 2015-11-03
上传用户：叶山豪
VerlogHDL 代码，对AD0809读取的数据显示译码，采取查找表的方式
上传时间： 2015-12-26
上传用户：mpquest
对符号进行huffman编码和解码的程序，ＧＵＩ界面，很好的学习压缩及解压缩技术。哈夫曼编/译码器V2.0
上传时间： 2014-01-23
上传用户：ljmwh2000
采用Verilog HDL语言编写的交通灯控制系统，这是一个完整的毕设课题，分别有分频、显示译码、倒计时和动态显示驱动模块，实用价值很高，
上传时间： 2016-03-21
上传用户：R50974
巴克码生成与测试电路。 当计数脉冲不断进入由Q3Q2Q1组成的三位二进制异步计数器时，3-8译码器的8个输出经反相器后顺序输出高电平。其中五路信号经“或非”后再和其中3路“或”，在Y端便可顺序产生11000100代码序列。
上传时间： 2016-04-18
上传用户：极客
