PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), 数字锁相技术在通信领域应用非常广泛，本例用VHDL描述了一个锁相环作为参考，源码已经调试过。编译器synplicty.Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定在数据的上升和下降沿上；顶层文件是PLL.GDF
上传时间： 2013-12-31
上传用户：hphh
计算ARMA(p，q)模型的功率谱密度。 形参说明： b——双精度实型一维数组，长度为(q+1),存放ARMA(p，q)模型的滑动平均系数。 a——双精度实型一维数组，长度为(p+1),存放ARMA(p,q)模型的自回归系数。 q——整型变量,ARMA(p,q)模型的滑动平均阶数。 p——整型变量,ARMA(p,q)模型的自回归阶数。 sigma2——双精度实型变量,ARMA(p,q)模型白噪声激励的方差。 fs——双精度实型变量,采样频率(Hz)。 x——双精度实型一维数组,长度为len。当sign＝0时，存放功率谱密度；当sign＝ 1时，存放用分贝表示的功率谱密度。 freq——双精度实型一维数组，长度为len。存放功率谱密度所对应的频率。 len——整型变量，功率谱密度的数据点数。 sign——整型变量,当sign＝0时，计算功率谱密度；当sign＝1时，计算用分贝表 示的功率谱密度。
上传时间： 2015-04-09
上传用户：qiao8960
W78E51B 规格书 W78E51B 是宽频率范围、低功耗的8 位微控制器。它的指令集同标准8051 指令集完全兼容。W78E51B 包含4K 字节的Flash EPROM；128 字节的RAM；4 个8 位双向、可位寻址的I/O 口；一个附加的4 位 I/O 口P4；2 个16 位定时/计数器；一个硬件Watchdog 定时器及一个串行口。这些外围设备都由有7 个中断源和2 级中断能力的中断系统支持。为了方便用户进行编程和验证，W78E51B 内含的Flash EPROM 允许电编程和电读写。一旦代码确定后，用户就可以对代码进行保护。 W78E51B 有2 种节电模式，空闲模式和掉电模式，2 种模式均可由软件来控制选择。空闲模式下，处理 器时钟被关闭，但外设仍继续工作。在掉电模式下晶体振荡器停止工作，以将功耗降至最低。外部时钟 可以在任何时间及状态下被关闭，而不影响处理器运行。
上传时间： 2014-11-29
上传用户：klin3139
二进制数据或者频率信号选择器，判决时钟满足低频条件
上传时间： 2015-05-26
上传用户：hzy5825468
这是一个时频分析中关于gabor变换的程序，此程序分离频率的效果不错。 Gabor变换： 式中a，b为常数，a代表栅格的时间长度，b代表栅格的频率长度 式中的 是一维信号x(t)的展开系数，h(t)是一母函数，展开 基函数是h(t)由作移位和调制生成的，
上传时间： 2013-12-10
上传用户：q123321
电话计费器程序/*信号定义： clk： 时钟信号，本例中其频率值为1Hz； decide： 电话局反馈回来的信号，代表话务种类，“01”表示市话，“10”表示 长话，“11”表示特话； dispmoney： 用来显示卡内余额，其单位为角，这里假定能显示的最大数额为50 元 （500 角）； disptime： 显示本次通话的时长； write,read： 当write 信号下降沿到来时写卡，当话卡插入，read 信号变高时读卡； warn： 余额过少时的告警信号。本例中，当打市话时，余额少于3 角，打长 话时，余额少于6 角，即会产生告警信号； cut： 当告警时间过长时自动切断通话信号。 */
上传时间： 2014-01-15
上传用户：hewenzhi
模块使用外部滤波器回路来抑制信号抖动和电磁干扰。滤波器回路由PLL接在滤波器输入引脚PLLF和PLLF2之间的电阻Rl和电容Cl、C2组成。电容 Cl、C2必须为无极性电容。在不同的振荡器频率下，R1、Cl、C2的取值不同，常用的参数组合如表l所列。PLL模块的电源引脚PLLVCCA分别通过磁珠和0.1μF的电容与数字电源引脚VDD和数字地引脚VSS连接，构成低通滤波电路，保证时钟模块的可靠供电。模块使用外部滤波器回路来抑制信号抖动和电磁干扰。滤波器回路由PLL接在滤波器输入引脚PLLF和PLLF2之间的电阻Rl和电容Cl、C2组成。电容 Cl、C2必须为无极性电容。在不同的振荡器频率下，R1、Cl、C2的取值不同，常用的参数组合如表l所列。PLL模块的电源引脚PLLVCCA分别通过磁珠和0.1μF的电容与数字电源引脚VDD和数字地引脚VSS连接，构成低通滤波电路，保证时钟模块的可靠供电。
上传时间： 2014-01-07
上传用户：ikemada
术是继直接频率合成和间接频率合成之后，随有4～20倍可编程时钟乘法电路，系统最高时钟可达300 MHz,输出频率可达120 MHz，频率转化速度小于1μs。内部有12位D/A转化器、48位可编程频率寄存器和
标签： 频率合成
上传时间： 2015-08-04
上传用户：hoperingcong
假定已经有许多应用采用了程序1 - 1 5中所定义的C u r r e n c y类，现在我们想要对C u r r e n c y类 的描述进行修改，使其应用频率最高的两个函数A d d和I n c r e m e n t可以运行得更快，从而提高应 用程序的执行速度。由于用户仅能通过p u b l i c部分所提供的接口与C u r r e n c y类进行交互，
上传时间： 2015-10-11
上传用户：BIBI
TLV1544与TMS320VC5402通过串行口连接，此时，A／D转换芯片作为从设备，DSP提供帧同步和输入／输出时钟信号。TLV1544与DSP之间数据交换的时序图如图3所示。 开始时， 为高电平（芯片处于非激活状态），DATA IN和I/OCLK无效，DATAOUT处于高阻状态。当串行接口使CS变低（激活），芯片开始工作，I／OCLK和DATAIN能使DATA OUT不再处于高阻状态。DSP通过I／OCLK引脚提供输入／输出时钟8序列，当由DSP提供的帧同步脉冲到来后，芯片从DATA IN接收4 b通道选择地址，同时从DATAOUT送出的前一次转换的结果，由DSP串行接收。I／OCLK接收DSP送出的输入序列长度为10～16个时钟周期。前4个有效时钟周期，将从DATAIN输入的4 b输入数据装载到输入数据寄存器，选择所需的模拟通道。接下来的6个时钟周期提供模拟输入采样的控制时间。模拟输入的采样在前10个I／O时钟序列后停止。第10个时钟沿（确切的I／O时钟边缘，即上升沿或下降沿，取决于操作的模式选择）将EOC变低，转换开始。
上传时间： 2014-12-05
上传用户：yepeng139
