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分频器的vhdl描述，在源代码中完成对时钟信号CLK的2分频,4分频,8分频,16分频...

📅 2014-01-16

verilog实现的奇数分频器针对任何规模的奇数分频...

📅 2017-06-19

分别用分频比交错法及累加器分频法完成非整数分频器设计。...

📅 2014-01-01

用FPGA仿真实现数控分频器，完整的工程文件...

📅 2014-06-18

此文件为EDA的8位分频器，但可以用于不同位分频器，如：1位到10位等，用Quartus软件来，以文件VHD格式编译即可...

📅 2013-12-25

基于Quartus II的数控分频器的项目设计，实现对时钟信号的任意进制分频，包含了项目文件和VHDL源代码...

📅 2017-07-18

VHDL语言的高频时钟分频模块。一种新的分频器实现方法。...

📅 2017-07-21

VHDL程序来让蜂鸣器发出音乐的声音这种电路设计要分好几个模块主要思路是用ROM记录乐谱然后用分频器分频还有就是用计数器读取乐谱另外还可以扩展使其显示音符...

📅 2017-08-03

自己做的VHDL交通灯控制器；分频器、信号控制器、时钟模块；EDA；通过了仿真、运行。时间可以设置为随意的两位数....

📅 2017-08-10

基于VDHL的38译码器的实现与58分频器的实现 FPGA主芯片：CycloneII EP2C35F672C6...

📅 2014-01-17

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