verilog实现的奇数分频器 针对任何规模的奇数分频

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  上传时间： 2017-06-19

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  上传时间： 2014-01-20

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  资源简介：DPLL由 鉴相器 模K加减计数器 脉冲加减电路 同步建立侦察电路 模N分频器 构成. 整个系统的中心频率(即signal_in和signal_out的码速率的2倍) 为clk/8/N. 模K加减计数器的K值决定DPLL的精度和同步建立时间,K越大,则同步建立时间长,同步精度高.反之则短,低.

  标签： signal_out signal_in DPLL 模

  上传时间： 2013-12-26

  上传用户：希酱大魔王

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  资源简介：利用计数器和分频器设计一个实时的时钟。一共需要1个模24计数器、2个模6计数器、2个模10计数器、一个生成1Hz的分频器和6个数码管解码器。最终用HEX5~HEX4显示小时（0~23），用HEX3~HEX2显示分钟（0~59），用HEX1~HEX0显示秒钟（0~59）。

  标签： HEX 计数器 模 1Hz

  上传时间： 2014-12-20

  上传用户：dbs012280

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  上传时间： 2022-05-22

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  上传时间： 2015-12-28

  上传用户：qq521

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  标签： WINDWOWS LIBMAD TCPMP WINCE

  上传时间： 2013-12-31

  上传用户：wmwai1314

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  资源简介：摘要:分析了影响同步电动机矢m:控制电流控制环动态特性的主要因索.指出同步电动机反电动势是 其中最重要的{一扰因索针对通常采用的F I(比例一积分)电流调 y器因下作频带的限制无法在较高转速时 抑制反电动势的影响.提出了前馈补偿和变电流环增益的设计方法....

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  上传时间： 2016-05-22

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  上传时间： 2013-12-20

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  上传时间： 2013-12-26

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  上传时间： 2014-01-14

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  上传时间： 2015-06-11

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  上传时间： 2014-01-11

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  上传时间： 2013-12-20

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  上传时间： 2013-04-24

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  标签： FPGA CPLD VHDL 分频器

  上传时间： 2013-12-15

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  上传时间： 2013-07-25

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  上传时间： 2013-11-03

  上传用户：crazyer

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  标签： 模块 分频器

  上传时间： 2013-12-30

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