//9488定时器B功能测试 9488定时器B功能测试B:DAMI调试通过: 9488 8位定时器B的使用 有关的I/O为三个:TBPWM(输出)(P1.0) 模式有:间隔定时功能,PWM模式 有定时中断:定时器B溢出中断
上传时间： 2017-06-01
上传用户：ryb
此为EDA设计的分频器模块。可以实现三种不同的频率信号，可以通过使用者自由设置频率大小
上传时间： 2013-12-22
上传用户：671145514
标签： Verilog 分频器 N倍奇数分频器.(Verilog) N_odd_divider.v / Verilog module N_odd_divider (
标签： Verilog N_odd_divider module 分频器
上传时间： 2014-01-12
上传用户：nanxia
分频器的vhdl描述，在源代码中完成对时钟信号CLK的2分频,4分频,8分频,16分频
上传时间： 2014-01-16
上传用户：奇奇奔奔
verilog实现的奇数分频器 针对任何规模的奇数分频
上传时间： 2017-06-19
上传用户：GavinNeko
分别用分频比交错法及累加器分频法完成非整数分频器设计。
上传时间： 2014-01-01
上传用户：shus521
用FPGA仿真实现数控分频器，完整的工程文件
上传时间： 2014-06-18
上传用户：dyctj
此文件为EDA的8位分频器，但可以用于不同位分频器，如：1位到10位等，用Quartus软件来，以文件VHD格式编译即可
上传时间： 2013-12-25
上传用户：003030
基于Quartus II的数控分频器的项目设计，实现对时钟信号的任意进制分频，包含了项目文件和VHDL源代码
上传时间： 2017-07-18
上传用户：yangbo69
VHDL语言的高频时钟分频模块。一种新的分频器实现方法。
上传时间： 2017-07-21
上传用户：cylnpy
