加法器是产生数的和的装置。加数和被加数为输入，和数与进位为输出的装置为半加器。若加数、被加数与低位的进位数为输入，而和数与进位为输出则为全加器。常用作计算机算术逻辑部件，执行逻辑操作、移位与指令调用。在电子学中，加法器是一种数位电路，其可进行数字的加法计算。三码，主要的加法器是以二进制作运算。由于负数可用二的补数来表示，所以加减器也就不那么必要。
Ripple Adder: 16-bit 全加,半加及ripple adder的设计及VHDL程序
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👤 我们的船长
vhdl 测试向量含测试向量（Test Bench）和波形产生：VHDL实例---相应加法器的测试向量（test bench).txt...
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👤 天涯
16位高速加法器，采用verilog语言编写，已经成功仿真，能够运行...
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👤 aix008
这是用vhdl编写的四位加法器，请多指教...
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👤 yepeng139
基于maxplus2的八位加法器，已经通过仿真...
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👤 cc1
