Ripple Adder: 16-bit 全加,半加及ripple adder的设计及VHDL程序 Carry Look ahead Adder:4, 16, 32 bits 前置进位加法器的设计方
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加法器技术资料
📦 资源总数：4982
💻 源代码：19210
🔌 电路图：1
📚 加法器全部资料 (4982个)
vhdl 测试向量含测试向量（Test Bench）和波形产生：VHDL实例---相应加法器的测试向量（test bench).txt
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16位高速加法器
16位高速加法器，采用verilog语言编写，已经成功仿真，能够运行...
这是用vhdl编写的四位加法器
这是用vhdl编写的四位加法器，请多指教...
基于maxplus2的八位加法器
基于maxplus2的八位加法器，已经通过仿真...
数控振荡器的频率控制字寄存器、相位控制字寄存器、累加器和加法器可以用VHDL语言描述
数控振荡器的频率控制字寄存器、相位控制字寄存器、累加器和加法器可以用VHDL语言描述，集成在一个模块中，提供VHDL源程序供大家学习和讨论。...
加法器 乘法器电路 除法器电路设计 键盘扫描电路设计 显示电路
加法器 乘法器电路 除法器电路设计 键盘扫描电路设计 显示电路...
加法器核
加法器核，带进位位的，xilinx公司的核，能用...
verilog shi 实现的加法器（8位）适用于初学asic
verilog shi 实现的加法器（8位）适用于初学asic...
N位加法器源代码
N位加法器源代码，通用的，通过xilinx验证，希望对大家有用。...