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verilog shi 实现的加法器（8位）适用于初学asic

VHDL/FPGA/Verilog 157 K 56 次下载 2015-06-02

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文件格式

RAR

文件大小

157 K

资源分类

VHDL/FPGA/Verilog

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发布时间

2015-06-02 10:28

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56 次

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verilog shi 实现的加法器（8位）适用于初学asic - 资源详细说明

verilog shi 实现的加法器（8位）适用于初学asic

verilog shi 实现的加法器（8位）适用于初学asic - 源码文件列表

本资源包含 100 个源码文件支持在线预览，点击文件名即可查看

1

map_lpm_ram.v

2

shifter.v

3

decoder_38.v

4

mac.v

5

mac_tp.v

6

mux_if.v

7

dff2.v

8

dff1.v

9

latch_2.v

10

johnson.v

11

jk_ff.v

12

dff.v

13

tri_2.v

14

mpc.v

15

latch_1.v

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