用VHADL和Verilog HDL实现带进位的8位加减法器。 - 免费下载

VHDL/FPGA/Verilog资源文件大小：3 K

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文件格式

RAR

所属分类

VHDL/FPGA/Verilog

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上传时间

2016-07-12 20:33

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3 K

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资源简介

用VHADL和Verilog HDL实现带进位的8位加减法器。

源码文件列表

📂 共 2 个源码文件点击文件名可在线查看源代码

1 📄

8_jjfq.v

大小: 2.34 KB

2 📄

8_jjfq.vhd

大小: 3.33 KB

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