使用verilog作为CPU设计语言实现单数据通路五级流水线的CPU。具有32个通用寄存器、一个程序计数器PC、一个标志寄存器FLAG
使用verilog作为CPU设计语言实现单数据通路五级流水线的CPU。具有32个通用寄存器、一个程序计数器PC、一个标志寄存器FLAG,一个堆栈寄存器STACK。存储器寻址粒度为字节。数据存储以32位...
使用verilog作为CPU设计语言实现单数据通路五级流水线的CPU。具有32个通用寄存器、一个程序计数器PC、一个标志寄存器FLAG,一个堆栈寄存器STACK。存储器寻址粒度为字节。数据存储以32位...
一个精确的50uS软件延时函数 特别在系统设计时定时器不够用的情况下特别方便,不过要注意单片机的晶振 默认的是11.0592M 不一样时需要对初始值进行修改...
甚小天线地面站_VSAT_卫星通信系统高频本振信号源设计,pdf格式,阅读前请安装相应的阅读器。...
l、设计用于竞赛的四人抢答器,功能如下: (1) 有多路抢答器,台数为四; (2) 具有抢答开始后20秒倒计时,20秒倒计时后无人抢答显示超时,并报警; (3) 能显示超前抢答台号并显示犯规警报...
设计一个四路抢答器。抢答器必须具有互锁功能,同时抢答时每次只能有一个输出有效。同时,抢答时具有计时功能,限定选手的答题时间,在接近规定时间时进行提示,达到规定时间发出终止音。主持人可控制加分或减分。...
反激式变换器中RCD箝位电路的设计...
转换式电源供给器原理与设计...
Illustrator绘图设计声像教程 TSCC 播放器...
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