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用VHDL语言实现半加器。已经通过编译和仿真...

📅 2013-12-30

CD4000 双3输入端或非门+单非门 TI 　　CD4001 四2输入端或非门 HIT/NSC/TI/GOL 　　双4输入端或非门 NSC 　　CD4006 18位串入/串出移位寄存器 NS...

📅 2017-07-20

EDA 全减器包括半减器...

📅 2014-10-10

【例 3.1】4 位全加器...

📅 2013-12-11

MODELSIM 环境下的Verilog 源代码，实现全加器功能...

📅 2015-06-10

实验课的作业，包括半加器、全加器、加/减法器，使用逻辑图和VHDl描述，包括分析和报告。...

📅 2013-12-25

本程序以Modelsim为开发平台，采用VHDL为开发语言，实现了简单的全加器．适合初学Modelsim的同行...

📅 2013-12-28

10个VHDL程序实例，包括加法器，全加器、函数发生器，选择器等。...

📅 2014-01-04

2级流水线，使用4元件实现的22位全加器的VHDL语言实现，适用于altera的FPGA...

📅 2016-01-27

3级流水线，含4元件的22位全加器的VHDL语言实现，适用于altera系列的FPGA...

📅 2016-01-27

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