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交织器 vhdl

  • 用VHDL编译的源代码

    用VHDL编译的源代码,4bit加一器,输入一个4位二进制数自动加一,解压后直接用Quartus打开project即可

    标签: VHDL 编译 源代码

    上传时间: 2016-11-27

    上传用户:xzt

  • 用VHDL编译的源代码

    用VHDL编译的源代码,两位优先级编码器,输入一个十进制数,直接显示头两个‘1’所在的位,解压后直接用Quartus打开project即可

    标签: VHDL 编译 源代码

    上传时间: 2016-11-27

    上传用户:极客

  • 用vhdl编写的D触发器

    用vhdl编写的D触发器,锁存器等,不需帐号就可自由下载此源码

    标签: vhdl D触发器 编写

    上传时间: 2016-12-03

    上传用户:qb1993225

  • 任意小数分频器产生原理

    任意小数分频器产生原理,及详细说明文档,任意数分频(包括奇偶数和小数)的设计方法(含VHDL例子)

    标签: 小数分频器

    上传时间: 2013-12-11

    上传用户:daoxiang126

  • 练习用VHDL设计逻辑

    练习用VHDL设计逻辑,用VHDL设计一个3-8译码器,对其进行时序仿真

    标签: VHDL 逻辑

    上传时间: 2014-01-15

    上传用户:1966640071

  • 数字下变频器的matlab实现

    数字下变频器的matlab实现,一定的设计指标,可以用来知道vhdl程序设计

    标签: matlab 数字下变频

    上传时间: 2017-01-03

    上传用户:TF2015

  • VHDL语言编写

    VHDL语言编写,实现双向移位寄存器功能,在MAX+plus软件下实现

    标签: VHDL 语言 编写

    上传时间: 2014-07-13

    上传用户:宋桃子

  • l、设计用于竞赛的四人抢答器

    l、设计用于竞赛的四人抢答器,功能如下: (1) 有多路抢答器,台数为四; (2) 具有抢答开始后20秒倒计时,20秒倒计时后无人抢答显示超时,并报警; (3) 能显示超前抢答台号并显示犯规警报; (4) 能显示各路得分,并具有加、减分功能; 2、系统复位后进入抢答状态,当有一路抢答键按下时,该路抢答信号将其余各路抢答封锁,同时铃声响,直至该路按键松开,显示牌显示该路抢答台号。 3、用VHDL语言设计符合上述功能要求的四人抢答器,并用层次设计方法设计该电路

    标签: 竞赛 抢答器

    上传时间: 2014-11-17

    上传用户:ynwbosss

  • vhdl编程的

    vhdl编程的,移位寄存器,八位,支持左移,右移

    标签: vhdl 编程

    上传时间: 2017-01-21

    上传用户:685

  • 抢答器的实现

    抢答器的实现,主要通过vhdl语言,并有原理图

    标签: 抢答器

    上传时间: 2017-01-27

    上传用户:qlpqlq