高效的乘法函数,不用调用系统乘法器,对没有乘法器的系统来说非常有用.
标签： 乘法器 乘法 函数
上传时间： 2016-09-21
上传用户：wanqunsheng
组合电路的设计8位加法器设计(ADD8.vhd)
标签： ADD vhd 组合电路 8位
上传时间： 2016-10-13
上传用户：gonuiln
xilinx里的乘法器ip核程序，booth乘法 wallace tree算法 4-2压缩编码 超前进位加法
标签： xilinx 乘法器 程序
上传时间： 2016-10-17
上传用户：ve3344
64位乘法器源码verilog,经过验证测试
标签： verilog 乘法器 源码 验证测试
上传时间： 2016-10-18
上传用户：hwl453472107
32位元2進位SIGNED乘法器32位元SIGNED乘法器
标签： SIGNED 乘法器
上传时间： 2013-12-17
上传用户：皇族传媒
这是我用verilog hdl语言写的浮点乘法器,用的是基4的booth算法,对于部分积使用了5-2压缩和3-2压缩,欢迎大家指点,也欢迎大家把它改成流水线以提高速度.
标签： verilog booth hdl 家
上传时间： 2013-11-29
上传用户：jjj0202
cpld/fpga常用加法器设计的verilog程序
标签： verilog cpld fpga 加法器
上传时间： 2016-11-05
上传用户：fhzm5658
用VHDL写的4*4乘法器，学习VHDL语言的可以
标签： VHDL 乘法器
上传时间： 2014-11-24
上传用户：JasonC
精通verilog HDL语言编程源码之1--常用加法器设计
标签： verilog HDL 语言编程 源码
上传时间： 2014-12-03
上传用户：hopy
精通verilog HDL语言编程源码之4--常用除法器设计
上传时间： 2013-12-24
上传用户：hanli8870
