xilinx里的乘法器ip核程序,booth乘法 wallace tree算法 4-2压缩编码 超前进位加法
资源简介:xilinx里的乘法器ip核程序,booth乘法 wallace tree算法 4-2压缩编码 超前进位加法
上传时间: 2016-10-16
上传用户:ve3344
资源简介:一个用VHDL语言编写的乘法器程序,望大家多多支持啊。
上传时间: 2015-12-09
上传用户:hewenzhi
资源简介:数字上变频DUC是与数字下变频ddc相对应的工作.目前实现方式主要有:专用芯片,通用DSP和FPGA实现三种.本程序即给出了xilinx公司的Digital Up Converter核心程序(IP CORE)以及响应的使用说明,对于从事雷达,无线通信的工程人员和研究者有很大用处.
上传时间: 2016-07-23
上传用户:jing911003
资源简介:一个以LABVIEW环境开发的乘法器程序后面板和前面板
上传时间: 2017-03-28
上传用户:xuanchangri
资源简介:本程序是11位带符号位的乘法器,其中最高位为符号位(sign),中间7位是指数部分(Exponent),最后3位是尾数(Matissa)。表示数据的范围是-2^-63-----+2^64.该工程文件有完整的程序,以及波形,验证正确。
上传时间: 2013-12-30
上传用户:大三三
资源简介:vhdl 写的 PCI IP核程序,已经过测试
上传时间: 2014-09-08
上传用户:天诚24
资源简介:结合视频压缩的理论以及IP核设计中对于仿真验证的要求,本文设计了视频压缩IP核FPGA仿真验证平台.其硬件子平台以xilinx公司XC2V3000为核心,针对视频压缩IP核应用仿真要求设计外围电路,构建一个视频压缩IP核的硬件仿真原型,采用运行于上位机上的控制和驱动软件...
上传时间: 2013-05-31
上传用户:ikemada
资源简介:由verilog编写的乘法器,通过两个文件的调用实现。由于子模块的调用使得程序简化了许多。
上传时间: 2014-08-29
上传用户:luopoguixiong
资源简介:使用Libero提供的异步通信IP核实现UART通信,并附带仿真程序。UART设置为1位开始位,8位数据位,1位停止位,无校验。且UART发送自带2级FIFO缓冲,占用FPGA面积很小。
上传时间: 2013-12-08
上传用户:拔丝土豆
资源简介:基于FPGA的GPIB接口IP核的研究与设计
上传时间: 2013-11-04
上传用户:bensonlly
资源简介:基于FPGA的GPIB接口IP核的研究与设计
上传时间: 2013-10-19
上传用户:wudu0932
资源简介:用C语言实现的乘法器
上传时间: 2013-12-08
上传用户:moerwang
资源简介:usb1.1的设备控制器IP核,是用verilog硬件描述语言写的
上传时间: 2013-12-22
上传用户:cc1015285075
资源简介:嵌入式系统的乘法器试验报告 包括源代码 用VHDl语言编写
上传时间: 2013-12-26
上传用户:wang5829
资源简介:自已写的一个16X16的乘法器,速度比较慢。初学者练习练习!
上传时间: 2015-03-31
上传用户:love1314
资源简介:这个是用vhdl编写的乘法器,仅仅供大家参考
上传时间: 2015-05-06
上传用户:我们的船长
资源简介:一种可以完成16位有符号/无符号二进制数乘法的乘法器。该乘法器采用了改进的Booth算法,简化了部分积的符号扩展,采用Wallace树和超前进位加法器来进一步提高电路的运算速度。本乘法器可以作为嵌入式CPU内核的乘法单元,整个设计用VHDL语言实现。
上传时间: 2013-12-22
上传用户:skfreeman
资源简介:经过门级网单验证的USB2.0 IP核 RTL代码
上传时间: 2014-01-06
上传用户:heart520beat
资源简介:该源码实现了一个8*8位的乘法器,在实现的过程中用到了宏单元
上传时间: 2013-12-28
上传用户:bakdesec
资源简介:12乘12的乘法器 采用adhl语言编写
上传时间: 2014-01-11
上传用户:silenthink
资源简介:8*8的乘法器verilog源代码,经过编译仿真的,绝对真确,对初学者很有帮助
上传时间: 2014-01-14
上传用户:txfyddz
资源简介:完整的用VERILOG语言开发的USB2.0 IP核源代码,包括文档、仿真文件
上传时间: 2015-07-09
上传用户:维子哥哥
资源简介:一个用VerilogHDL语言编写的8X8的乘法器
上传时间: 2015-07-21
上传用户:teddysha
资源简介:用VHDL语言编写的三位二进制的乘法器,其原理是每位相乘后再错位相加
上传时间: 2014-08-31
上传用户:66666
资源简介:用硬件描述语言实现的灯控IP核,可实现至少256种颜色的真彩变换。
上传时间: 2013-12-24
上传用户:saharawalker
资源简介:这是个基于 xilinx Spartan3 的加法器,利用Verilog语言编写,对于EDA初学者来说有一定的参考价值。
上传时间: 2014-02-01
上传用户:671145514
资源简介:~~~ ~~~ ~32*32的乘法器
上传时间: 2015-10-28
上传用户:jhksyghr
资源简介:介绍了几种常用的乘法器的设计,carry_save_mult,ripple_carry_mult等,压缩包中包含结构流程图,用verilogHDL语言,采用modelsim仿真验证
上传时间: 2013-12-19
上传用户:pompey
资源简介:altera 的sina函数ip核,可直接调用
上传时间: 2016-03-24
上传用户:ippler8
资源简介:altera 的cosine函数 ip 核
上传时间: 2016-03-24
上传用户:alan-ee