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乘法器设计 的查询结果
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行业应用文档 在精密乘法器设计中采用AD630整流放大器
在精密乘法器设计中采用AD630整流放大器:
模拟电子 定点乘法器设计(中文)
 
定点乘法器设计(中文)
运算符：
+ 对其两边的数据作加法操作; A + B
- 从左边的数据中减去右边的数据; A - B
- 对跟在其后的数据作取补操作，即用0减去跟在其后的数据; - B
* 对其两边的数据作乘法操作; A * B
& 对其两边的数据按位作与操作; A & B
# 对其两边的数据 ...
教程资料 基于FPGA 的单精度浮点数乘法器设计
设计了一个基于FPGA的单精度浮点数乘法器.设计中采用改进的带偏移量的冗余Booth3算法和跳跃式Wallace树型结构,并提出对Wallace树产生的2个伪和采用部分相加的方式,提高了乘法器的运算速度;加入对特殊值的处理模块,完善了乘法器的功能.本设计在Altera DE2开发板上进行了验证. ...
可编程逻辑 基于FPGA 的单精度浮点数乘法器设计
设计了一个基于FPGA的单精度浮点数乘法器.设计中采用改进的带偏移量的冗余Booth3算法和跳跃式Wallace树型结构,并提出对Wallace树产生的2个伪和采用部分相加的方式,提高了乘法器的运算速度;加入对特殊值的处理模块,完善了乘法器的功能.本设计在Altera DE2开发板上进行了验证. ...
VHDL/FPGA/Verilog 精通verilog HDL语言编程源码之2--常用乘法器设计
精通verilog HDL语言编程源码之2--常用乘法器设计
VHDL/FPGA/Verilog 精通verilog HDL语言编程源码之3--伽罗华域乘法器设计
精通verilog HDL语言编程源码之3--伽罗华域乘法器设计
VHDL/FPGA/Verilog Verilog hdl语言 常用乘法器设计
Verilog hdl语言 常用乘法器设计，可使用modelsim进行仿真
VHDL/FPGA/Verilog Verilog hdl语言 伽罗华域GF（q）乘法器设计
Verilog hdl语言 伽罗华域GF（q）乘法器设计，可使用modelsim进行仿真
VHDL/FPGA/Verilog RS(204,188)译码器的设计 异步FIFO设计 伪随即序列应用设计 CORDIC数字计算机的设计 CIC的设计 除法器的设计 加罗华域的乘法器设计
RS(204,188)译码器的设计
异步FIFO设计
伪随即序列应用设计
CORDIC数字计算机的设计
CIC的设计
除法器的设计
加罗华域的乘法器设计
并行计算 用VHDL语言仿真乘法器设计。能够实现一般乘法运算。
用VHDL语言仿真乘法器设计。能够实现一般乘法运算。