代码搜索：光信号检测
找到约 10,000 项符合「光信号检测」的源代码
代码结果 10,000
www.eeworm.com/read/362048/10021591
c 12232.c
/*-----------------------------------------------------------------*/
/*LCD12232液晶显示驱动实验. */
/*E1:主驱动器使能信号,写操作时低电平有效,读操作时高电平有效,负电压.*/
/*E2:从驱动器使能信号,写操作时低电平有效,
www.eeworm.com/read/164302/10118762
vhd fraq.vhd
library ieee;--十进制计数器
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity cnt10 is
port(clk: in std_logic;--时钟信号
clr: in std_logic;--清零信号
ena: in std_logic;--使能信
www.eeworm.com/read/164302/10118917
vhd cnt10.vhd
library ieee;--十进制计数器
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity cnt10 is
port(clk: in std_logic;--时钟信号
clr: in std_logic;--清零信号
ena: in std_logic;--使能信
www.eeworm.com/read/357662/10203499
m 例程13-4.m
% 产生信号，设置阈值
t = linspace(0,1,100);
y = 0.8*sin(2*pi*t);
subplot(1,3,1),plot(y);
title('原始信号'),grid on;
thr = 0.4;
% 进行硬阈值处理
ythard = wthresh(y,'h',thr);
subplot(1,3,2),plot(ythard );
title(
www.eeworm.com/read/161995/10348460
m f7_2.m
%产生线性调频信号
N=64;
sig=fmlin(N,0,0.3);
%加噪声
sign=sigmerge(sig,noisecg(N),1);
%绘制时域波形
figure(1);
plot(real(sign),'LineWidth',2);
xlabel('时间 t');
ylabel('幅值 A');
%计算信号的Wibner-Ville分布
[tfr,t,
www.eeworm.com/read/161995/10348469
m f7_10.m
%样本点数
N=4096;
%正常时心音信号
[x,fxs,bits] = wavread('normal',N);
%肺动脉瓣狭窄时心音信号
[y,fys,bits] = wavread('pulmonarystenosis',N);
%设置参数
%时域窗函数
g=window(9,'Kaiser');
%频域窗函数
h=window(27,'Kaiser');
t=1
www.eeworm.com/read/161995/10348496
m f12_8.m
%装载原始信号并图示之
load noismima;
s=noismima(1:1000);
figure(1);
subplot(2,2,1);
plot(s);
xlabel('样本序号 n');
ylabel('幅值 A');
title('原始信号');
%采用默认阈值、用wdencmp函数进行消噪处理
[thr,sorh,keepapp,crit]=ddencmp
www.eeworm.com/read/161995/10348508
m f12_9.m
%装载源信号
load noisbump;
s=noisbump(1:1000);
figure(1);
subplot(2,1,1);
plot(s);
xlabel('样本序号 n');
ylabel('幅值 A');
title('原始信号');
%采用默认阈值，以小波包函数wpdencmp对s进行压缩处理
[thr,sorh,keepapp,crit]=ddencmp(
www.eeworm.com/read/161894/10358369
vhd plj.vhd
--上层模块
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_signed.all;
entity plj is
port(
cp_20m:in std_logic;--20MHz时钟信号
enable:in std_logic;--开关信号
input:in std_logic;--输入被测
www.eeworm.com/read/161894/10358374
vhd display.vhd
--显示模块
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_signed.all;
entity display is
port(
cp1:in std_logic;--20Hz信号
low:in std_logic;--输入小于10kHz的信号
overflow:in std_logic;