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教程资料  信号纠错---CRC校验参考设计

信号纠错---CRC校验参考设计。使用Xilinx公司器件

https://www.eeworm.com/dl/fpga/doc/18290.html

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CRC 信号纠错校验参考设计

源码  zc7020 开发板设计文档

xilinx zc7020 开发板  设计文档

https://www.eeworm.com/dl/515754.html

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7020 zc 开发板文档

技术资料  protelxilinx.zip

Protel原理图需要的Xilinx元件库

https://www.eeworm.com/dl/906842.html

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protelxilinx

ALTERA FPGA开发软件  ispLEVER Classic0

在为所有 Xilinx&reg; Virtex&reg;-6 和 Spartan&reg;-6 FPGA 产品系列提供全面生产支持的同时，ISE 12 版本作为业界唯一一款领域专用设计套件，不断发展和演进，可以为逻辑、数字信号处理(DSP)、嵌入式处理以及系统级设计提供互操作性设计流程和工具配置。此外，赛灵思还在 ISE 12 套件中采用了大量软件基础架构，并改进了 ...

https://www.eeworm.com/dl/552/13559.html

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ispLEVER Classic0

技术资料  ispLEVER Classic0

在为所有 Xilinx&reg; Virtex&reg;-6 和 Spartan&reg;-6 FPGA 产品系列提供全面生产支持的同时，ISE 12 版本作为业界唯一一款领域专用设计套件，不断发展和演进，可以为逻辑、数字信号处理(DSP)、嵌入式处理以及系统级设计提供互操作性设计流程和工具配置。此外，赛灵思还在 ISE 12 套件中采用了大量软件基础架构，并改进了 ...

https://www.eeworm.com/dl/884569.html

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ispLEVER Classic0

精品软件  ISPLEVER CLASSIC0

在为所有 Xilinx&reg; Virtex&reg;-6 和 Spartan&reg;-6 FPGA 产品系列提供全面生产支持的同时，ISE 12 版本作为业界唯一一款领域专用设计套件，不断发展和演进，可以为逻辑、数字信号处理(DSP)、嵌入式处理以及系统级设计提供互操作性设计流程和工具配置。此外，赛灵思还在 ISE 12 套件中采用了大量软件基础架构，并改进了 ...

https://www.eeworm.com/soft/109.html

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电子技术模电数电

其他  日立SH-2 CPU核的VERLOG源码

日立SH-2 CPU核的VERLOG源码，可在ISE6上综合，有说明文档

https://www.eeworm.com/dl/534/129773.html

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VERLOG CPU SH 日立

VHDL/FPGA/Verilog 四进制计数器模块

四进制计数器模块，使用VHDL语言编写，在ISE8.1中经过测试的模型

https://www.eeworm.com/dl/663/167054.html

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四进制计数器模块

VHDL/FPGA/Verilog 四位全家器的VHDL语言模块

四位全家器的VHDL语言模块，已经在ISE8.1上经过测试通过

https://www.eeworm.com/dl/663/167055.html

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VHDL 家语言模块

VHDL/FPGA/Verilog 用verilog编写的fir滤波器程序

用verilog编写的fir滤波器程序，开发环境可以用ise quartus或active hdl等

https://www.eeworm.com/dl/663/187035.html

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verilog fir 编写滤波器

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精品软件  ISPLEVER CLASSIC0

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VHDL/FPGA/Verilog 四进制计数器模块

VHDL/FPGA/Verilog 四位全家器的VHDL语言模块

VHDL/FPGA/Verilog 用verilog编写的fir滤波器程序