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https://www.eeworm.com/dl/663/148723.html VHDL/FPGA/Verilog

这是一个VHDL写的FIR模块

这是一个VHDL写的FIR模块，我的编译环境是QuartusII 5.0

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#VHDL #FIR #模块

https://www.eeworm.com/dl/663/151107.html VHDL/FPGA/Verilog

vhdl练习实例。在maxplus2中编写

vhdl练习实例。在maxplus2中编写，编译通过，正确。

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#maxplus2 #vhdl #编写

https://www.eeworm.com/dl/534/158500.html 其他

vhdl实现的ＪＰＥＧ嘿嘿嘿嘿圆圆嘿嘿另

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#vhdl

https://www.eeworm.com/dl/663/159175.html VHDL/FPGA/Verilog

利用VHDL语言实现单稳触发电路

利用VHDL语言实现单稳触发电路，稳态时间为系统时钟的整数倍。

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#VHDL #语言 #触发电路

https://www.eeworm.com/dl/663/162348.html VHDL/FPGA/Verilog

自己在ISE下用VHDL写的UART

自己在ISE下用VHDL写的UART，简单，易懂

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#VHDL #UART #ISE

https://www.eeworm.com/dl/663/164703.html VHDL/FPGA/Verilog

FPGA进行串口通信的程序 VHDL编写的

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#FPGA #VHDL #串口通信 #程序

https://www.eeworm.com/dl/534/166658.html 其他

上传一些VHDL的例题源程序

上传一些VHDL的例题源程序，希望对大家有所帮助

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#VHDL #源程序

https://www.eeworm.com/dl/663/166952.html VHDL/FPGA/Verilog

用于实现两个数相加的vhdl代码

用于实现两个数相加的vhdl代码，在相应的编译器中使用

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#vhdl #代码

https://www.eeworm.com/dl/663/166954.html VHDL/FPGA/Verilog

一些vhdl的简单例子。直接解压

一些vhdl的简单例子。直接解压，不用密码。

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#vhdl #解压

https://www.eeworm.com/dl/663/167055.html VHDL/FPGA/Verilog

四位全家器的VHDL语言模块

四位全家器的VHDL语言模块，已经在ISE8.1上经过测试通过

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#VHDL #家 #语言 #模块