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VHDL/FPGA/Verilog
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利用VHDL语言实现单稳触发电路
利用VHDL语言实现单稳触发电路
VHDL/FPGA/Verilog
88 K
73 次下载
2015-06-01
资源详细信息
文件格式
RAR
文件大小
88 K
资源分类
VHDL/FPGA/Verilog
上传者
xiaoyunwang
发布时间
2015-06-01 10:48
下载统计
73
次
所需积分
2 积分
利用VHDL语言实现单稳触发电路 - 资源详细说明
利用VHDL语言实现单稳触发电路,稳态时间为系统时钟的整数倍。
利用VHDL语言实现单稳触发电路 - 源码文件列表
本资源包含 24 个源码文件
支持在线预览,点击文件名即可查看
1
pluse_delay.ndb
查看源码
2
pluse_delay.sof
查看源码
3
pluse_delay.rpt
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4
pluse_delay.cnf
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5
pluse_delay.pin
查看源码
6
pluse_delay.pof
查看源码
7
lib.dls
查看源码
8
pluse_delay(3).cnf
查看源码
9
pluse_delay(2).cnf
查看源码
10
u0770890.dls
查看源码
11
pluse_delay.snf
查看源码
12
pluse_delay.fit
查看源码
13
pluse_delay.sym
查看源码
14
pluse_delay.hex
查看源码
15
pluse_delay(1).cnf
查看源码
查看完整源码列表 (共 24 个文件) →
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