搜索:verilog hdl 是什么?

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https://www.eeworm.com/dl/663/261974.html VHDL/FPGA/Verilog

32位除法器 被除数和除数均为16位整数

32位除法器 被除数和除数均为16位整数,16位小数 商为32位整数,16位小数 余数为16位整数,16位小数 Verilog HDL 代码
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https://www.eeworm.com/dl/663/447569.html VHDL/FPGA/Verilog

此实验例程适用于Actel Flash架构的ProASIC3/E系列FPGA

此实验例程适用于Actel Flash架构的ProASIC3/E系列FPGA,适合于FPGA及Verilog HDL的初学者,配套EasyFPGA030开发套件。
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https://www.eeworm.com/dl/879424.html 技术资料

VHDL与数字电路设计 492页 7.0M.pdf

资料->【C】嵌入系统->【C2】IC设计与FPGA->【3】其它->【Verilog HDL、VHDL、硬件描述语言】->VHDL与数字电路设计 492页 7.0M.pdf
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https://www.eeworm.com/dl/880692.html 技术资料

混合信号系统的VHDL-AMS 建模与仿真分析.pdf

资料->【C】嵌入系统->【C2】IC设计与FPGA->【3】其它->【Verilog HDL、VHDL、硬件描述语言】->混合信号系统的VHDL-AMS 建模与仿真分析.pdf
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https://www.eeworm.com/dl/515997.html 手册

这是一个好东西

这是一个好东西,是什么我也不知道,如果你知道是什么,请联系,跟我说一下
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https://www.eeworm.com/dl/953661.html 技术资料

一种用VHDL设计嵌入式Web Server的方案.pdf

资料->【C】嵌入系统->【C2】IC设计与FPGA->【3】其它->【Verilog HDL、VHDL、硬件描述语言】->一种用VHDL设计嵌入式Web Server的方案.pdf
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https://www.eeworm.com/dl/1006554.html 技术资料

FPGA SPI从机—slave

基于Altera FPGA实现的SPI从机模块,采用Verilog HDL编写,具备标准SPI协议兼容性与高效时序控制。适用于嵌入式系统通信接口开发。
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https://www.eeworm.com/dl/537/15869.html 技术书籍

IEEE Std 1364-2001 Standard Verilog hardware description language

·IEEE Std 1364-2001 Standard Verilog hardware description language
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https://www.eeworm.com/dl/663/160080.html VHDL/FPGA/Verilog

verilog语言写的SPI接口,全同步设计,低门数,可以很容易应用到嵌入设计方案中.

verilog语言写的SPI接口,全同步设计,低门数,可以很容易应用到嵌入设计方案中.
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https://www.eeworm.com/dl/663/175203.html VHDL/FPGA/Verilog

verilog编写的状态机检测00100序列. 实现 input:...011000010010000... output:...000000000100100... 并且 用测试模块来验证状

verilog编写的状态机检测00100序列. 实现 input:...011000010010000... output:...000000000100100... 并且 用测试模块来验证状态是否正确工作
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