搜索：verilog hdl 是什么？

https://www.eeworm.com/dl/663/237543.html VHDL/FPGA/Verilog

8阶对称系数并行FIR滤波器(verilog)用作数字滤波

8阶对称系数并行FIR滤波器(verilog)用作数字滤波，系数可调。根据实际截止频率决定。

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#verilog #FIR #8阶 #对称

https://www.eeworm.com/dl/663/266246.html VHDL/FPGA/Verilog

用verilog实现的电子日历程序,在Quartus II上编译通过并成功实现

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#verilog #Quartus #电子日历 #程序

https://www.eeworm.com/dl/663/266259.html VHDL/FPGA/Verilog

用verilog实现的抢答器程序,在Quartus II上编译通过并成功运行

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#verilog #Quartus #抢答器 #程序

https://www.eeworm.com/dl/542/269024.html 其他书籍

从算法设计到硬线逻辑的实现：复杂数字逻辑系统的Verilog

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#Verilog #算法设计 #数字逻辑 #逻辑

https://www.eeworm.com/dl/687/273608.html 其他嵌入式/单片机内容

verilog语言实现方波模块设计,可以仿真综合,可以得到理想的时序波形!

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#verilog #语言 #方波 #仿真

https://www.eeworm.com/dl/519/279941.html 加密解密

Verilog实现AES加密算法密码模块作为安全保密系统的重要组成部分

Verilog实现AES加密算法密码模块作为安全保密系统的重要组成部分，其核心任务就是加密数据。分组密码算法AES以其高效率、低开销、实现简单等特点目前被广泛应用于密码模块的研制中。密码模块一般被设计成外接在主机串口或并口的一个硬件设备或是一块插卡，具有速度快，低时延的特点。而从整体发展趋势 ...

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#Verilog #AES #加密算法 #保密系统

https://www.eeworm.com/dl/663/288043.html VHDL/FPGA/Verilog

Ethernet(以太网)verilog ip core用verilogHDL语言写的以太网软核

Ethernet(以太网)verilog ip core用verilogHDL语言写的以太网软核，对学习verilog语言和以太网有很大帮助。

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#verilogHDL #Ethernet #verilog #core

https://www.eeworm.com/dl/663/288784.html VHDL/FPGA/Verilog

FPGA Verilog,双向端口的研究,比较全,由ASSIGN和ALWAYS模块组成,测试可用

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#Verilog #ASSIGN #ALWAYS #FPGA

https://www.eeworm.com/dl/643/290574.html USB编程

实现了USB接口。介绍了如何使用VERILOG语言实现USB的程序设计。

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#USB #VERILOG #接口 #如何使用

https://www.eeworm.com/dl/663/302123.html VHDL/FPGA/Verilog

verilog描述 23：59：59-00：00：00自减计时器按set键

verilog描述 23：59：59-00：00：00自减计时器按set键，进入设置，依次是反向计时，小时，分钟，秒设置，然后有进入反向计时，在方向计时状态，按timmer键，进入计时，在计时状态，按timmer可以暂停和计时切换，暂停状态，按ADJ,直接清零，设置状态按timmer键或是60秒无外部输入信号，退出设置状态 ...

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#verilog #set #59 #00