搜索：verilog hdl 是什么？

https://www.eeworm.com/dl/663/349461.html VHDL/FPGA/Verilog

I2C控制器的源代码

I2C控制器的源代码，Verilog HDL语言编写，可以直接调用

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#I2C #控制器 #源代码

https://www.eeworm.com/dl/969581.html 技术资料

rs（15，9）编码器

verilog HDL语言实现的rs编码器，可以扩展，只需做简单的修改

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#编码器

https://www.eeworm.com/dl/678/222145.html 系统设计方案

多功能数字钟设计一、设计任务：（一）主体功能用HDL设计一个多功能数字钟

多功能数字钟设计一、设计任务：（一）主体功能用HDL设计一个多功能数字钟，包含以下主要功能： 1.计时及校时，时间可以24小时制或12小时制显示 2.日历：显示年月日星期，及设定设定功能 3.跑表：启动/停止/保持显示/清除 4.闹钟：设定闹钟时间，整点提示 ...

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#HDL #多功能 #数字钟设计 #数字

https://www.eeworm.com/dl/509/13630.html 行业应用文档

介绍配置曼彻斯特编码器译码器的VHDL和Verilog源代码

This application note provides a functional de&#115 cription of VHDL and Verilog source code for a

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#Verilog #VHDL #曼彻斯特 #编码器

https://www.eeworm.com/dl/fpga/doc/18425.html 教程资料

Verilog实现的DDS正弦信号发生器和测频测相模块

Verilog实现的DDS正弦信号发生器和测频测相模块，DDS模块可产生两路频率和相位差均可预置调整的值正弦波，频率范围为20Hz-5MHz，相位范围为0°-359°，测量的数据通过引脚传输给单片机，单片机进行计算和显示。

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#Verilog #DDS #正弦信号发生器 #模块

https://www.eeworm.com/dl/663/128716.html VHDL/FPGA/Verilog

本文介绍了使用verilog语言进行硬件设计的一些基本技巧

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#verilog #语言 #硬件设计 #基本技巧

https://www.eeworm.com/dl/534/152704.html 其他

很好的VERILOG入门教程!个人感觉比Philip Moorby那本容易看懂

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#VERILOG #Philip #Moorby #入门教程

https://www.eeworm.com/dl/663/159126.html VHDL/FPGA/Verilog

这个是用VERILOG做的一个8位功能很弱的CPU

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#VERILOG #CPU #8位

https://www.eeworm.com/dl/663/159882.html VHDL/FPGA/Verilog

verilog 编程有测试文档基于查表结构实现离散余弦变换dct 来源：opencores

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#opencores #verilog #dct #编程