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hDl 的查询结果
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VHDL/FPGA/Verilog 采用Verilog HDL设计
采用Verilog HDL设计，在Altera EP1S10S780C6开发板上实现
选取6MHz为基准频率，演奏的是梁祝乐曲
VHDL/FPGA/Verilog hdl的8051核
hdl的8051核，不知道好不好用大家试试吧。xilinx公司的核
串口编程 UART verilog hdl 实现
UART verilog hdl 实现
VHDL/FPGA/Verilog Verilog_HDL源码
Verilog_HDL源码， Verilog_HDL源码
其他书籍 Verilog HDL的标准
Verilog HDL的标准，比较详细的语法说明
软件设计/软件工程 Quick Reference for Verilog HDL
Quick Reference for Verilog HDL
单片机开发 同步FIFO( Verilog HDL )
同步FIFO( Verilog HDL )
其他书籍 Quick Reference for verilog HDL
Quick Reference for verilog HDL
VHDL/FPGA/Verilog 用HDL语言编写
用HDL语言编写，实现自动售货机基本功能，含设计报告和.V文件。
VHDL/FPGA/Verilog Verilog HDL的程式
Verilog HDL的程式，上網找到SPI程式，
vspi.v這程式相當好用可用來接收與傳送SPI，並且寫了一個傳輸信號測試，spidatasent.v這程式就是傳送的資料，分別為00 66... 01 77...... 02 55這樣的資料，並透過MAX+PULS II軟體進行模擬，而最外層的程式是test_createspi.v！ ...